JP4413689B2 - 電源起動シーケンスを有する半導体集積回路装置 - Google Patents

電源起動シーケンスを有する半導体集積回路装置 Download PDF

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Description

本発明は、電源起動シーケンスを有する半導体メモリに関し、特に、負電源発生回路の能力を補強する電源起動シーケンスを有する半導体集積回路装置に関する。
半導体集積回路装置、特に半導体メモリは、電源起動時に仕様で定められた起動時間内に内部の全ての電源を所定の電圧に駆動する必要がある。内部の電源は、外部電源Vddを利用して、半導体基板内に形成される寄生的な容量や安定化容量の充電を伴って、所定の電圧に駆動される。内部電源には、外部電源とグランド電源との間の中間電位を有する中間電源、外部電源より高い昇圧電源、グランド電源より低い負電源など様々である。
半導体メモリの一つであるＤＲＡＭの場合は、メモリセルが１個のトランジスタと１個のキャパシタで構成され、セルトランジスタのバックゲート領域には負電源であるバックゲートバイアス電源ＶＢＢが印加され、セルキャパシタの対抗電極には中間電源であるセルプレート電源が印加される。また、ビット線対のプリチャージ電源や、ワード線の非選択電源として負電源のワード線リセット電源なども必要である。
特にメモリセルが形成されるメモリコア領域の電源、例えば、セルプレート電源ＶＰＬ、バックゲートバイアス電源ＶＢＢ、ビット線プリチャージ電源ＶＢＬＥＱ、ワード線リセット電源ＶＮＮなどは、メモリコア領域内の不純物拡散領域間の容量などを含む寄生容量を充電して、所定の電圧に起動される。したがって、これらの内部電源間は、寄生容量を介して相互に接続されており、電源起動時においてそれぞれの内部電源の起動は、所定のシーケンスで行う必要がある。例えば、特許文献１，２，３に記載されるとおりである。
図１は、従来の電源起動方法の一例を示す図である。図１（Ａ）は、電源の起動シーケンスを示す図であり、横軸が時間、縦軸が電圧である。また、図１（Ｂ）は、グランド電源ＶＳＳに対する内部電源ＶＰＬ、ＶＢＢ、ＶＮＮ、ＶＢＬＥＱの間にある寄生容量の関係を示す等価回路図である。これに示されるように、これらの内部電源間は、寄生容量Ｃ１〜Ｃ４を介して接続されている。したがって、内部電源をそれぞれの電位に起動するためには、これらの寄生容量を充電する必要がある。
図１（Ａ）に示した電源起動シーケンスによれば、フェイズ１ａにて、外部電源ＶＤＤの立ち上がりに伴って昇圧電源などが立ち上がり所定の電位で安定したあと、それ以外の内部電源の起動シーケンスが開始する。まず、フェイズ２ａで、バックゲートバイアス電源ＶＢＢとワード線リセット電源ＶＮＮをグランド電源ＶＳＳにクランプしながら、セルプレート電源ＶＰＬとビット線プリチャージ電源ＶＢＬＥＱとが、外部電源ＶＤＤを利用して所定の電位まで駆動される。セルプレート電源ＶＰＬなどが所定の電位に達すると、フェイズ３ａにて、バックゲートバイアス電源ＶＢＢとワード線リセット電源リセットＶＮＮとが、ポンピング回路などの負電源生成回路により負電位に駆動される。負電源が所定の負電位に低下している間は、先に起動したセルプレート電源ＶＰＬなどは所定の電位に固定される。そして、負電源も所定の負電位に達すると、全ての内部電源の起動が完了して、フェイズ４ａでスタンバイ状態になる。
このように、正の内部電源と負の内部電源とを異なるフェイズでそれぞれ昇圧または降圧してそれぞれの所定電位に起動することが行われる。
特開昭６０−２６１０９９号公報（１９８５年１２月２４日公開） 特開昭６３−３１１６９６号公報（１９８８年１２月２０日公開） 特開平６−２１５５６３号公報（１９９４年８月５日公開）
しかしながら、内部の負電源を起動するためには、ポンピングキャパシタを利用したポンピング回路によって所定の負電位まで駆動することが行われるが、かかるポンピング回路の電流駆動能力（ポンピング能力）が小さいと、負電源の起動に時間がかかるという問題がある。特にバックゲートバイアス電源ＶＢＢの場合は、メモリの大容量化に伴って、メモリコア内の充電すべき寄生容量が大きくなり、その電源発生回路は、電源起動時の電流駆動能力の増大が必要になる。一方で、負電源の一つであるバックゲートバイアス電源は、スタンバイ時においてセルトランジスタのバックゲート領域を負電位にバイアスするだけであり、その負電源発生回路は、リーク電流などによる電圧変動分を吸収できる程度の電流駆動能力があれば良い。つまり、負電源発生回路には、電源起動時に必要な電流駆動能力とスタンバイ時に必要な電流駆動能力との間に不一致がある。しかし、負電源発生回路は電源起動時に必要な能力を満たす必要があり、その場合、負電源発生回路に電源起動時に必要な電流駆動能力（ポンピング能力）を持たせると、ポンピングキャパシタの容量を大きくする必要があり、そのためには大面積を必要とし集積化への弊害となる。また、バックゲートバイアス電源以外の負電源、例えばワード線リセット電源なども、同様の課題を有するものが考えられる。
そこで、本発明の目的は、負電源発生回路の駆動能力を補強する電源シーケンスを有する半導体メモリを提供することにある。
上記の目的を達成するために、本発明の第１の側面によれば、容量を介して設けられる第１の領域と第２の領域を、正の内部電源と負の内部電源にそれぞれ駆動する半導体集積回路装置において、第１の領域を正の内部電源に駆動する第１の内部電源発生回路を有する。更に、半導体集積回路装置は、電源起動時において、前記第１の内部電源発生回路を起動して前記第２の領域を所定の電位にクランプしながら前記第１の領域を前記正の内部電源電位より高いオーバードライブ電位に駆動し、その後、前記第２の領域のクランプ状態を解除して前記第１の領域をオーバードライブ電位から前記正の内部電源電位に向かって降圧して、前記容量のカップリングにより前記第２の領域を負の電位に降圧する電源シーケンサを有する。
上記の第１の側面において、好ましい実施例では、前記第２の領域を負の内部電源に駆動する第２の内部電源発生回路を有し、当該第２の内部電源発生回路は、ポンピングキャパタを有するポンピング回路と、当該ポンピング回路に駆動パルスを供給する発振回路とを有する。
上記の第１の側面において、好ましい実施例では、半導体集積回路装置は半導体メモリであり、第１の領域はメモリセルのセルプレート領域、第２の領域はメモリセルのセルトランジスタのバックゲート領域、正の内部電源がセルプレート電源、負の内部電源がバックゲートバイアス電源である。
上記の第１の側面において、別の好ましい実施例では、半導体集積回路装置は半導体メモリであり、第１の領域はメモリセルのセルプレート領域またはビット線領域のいずれか一方または両方、第２の領域はメモリセルのセルトランジスタのバックゲート領域またはワード線領域のいずれか一方または両方、正の内部電源がセルプレート電源またはビット線リセット電源のいずれか一方または両方、負の内部電源がバックゲートバイアス電源またはワード線リセット電源のいずれか一方または両方である。
上記の好ましい実施例では、メモリセルのセルキャパシタが、セルプレート領域内に形成されたトレンチキャパシタにより構成され、セルプレート領域内にバックゲート領域が形成され、バックゲート領域内にセルトランジスタのソース領域とドレイン領域が形成されている。
上記の第１の側面によれば、電源起動時において、第１の領域を正の内部電源電位より高く昇圧した後に、第１の領域を降圧して、容量カップリングにより第２の領域を負の電位に降圧するので、第２の領域に印加される負の内部電源を駆動する負電源発生回路の駆動能力を高くしなくても、電源起動時に短時間で第２の領域を負の電位に降圧することができる。
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。
図２は、本実施の形態における半導体集積回路装置の一例としての半導体メモリの回路図である。この例は、ＤＲＡＭの回路図であり、複数のビット線ＢＬ，／ＢＬに複数のワード線ＷＬ０〜ＷＬ２が交差して配置され、その交差位置に、メモリセルMC00,MC10,MC11が配置される。各メモリセルは、セルトランジスタQ00,Q10,Q11と、セルキャパシタCcとを有し、セルトランジスタＱのバックゲート領域はバックゲートバイアス電源ＶＢＢに接続され、セルキャパシタCcの記憶ノードSNとは反対側の電極であるセルプレートは、セルプレート電源ＶＰＬに接続されている。これらのメモリセルは、共通のメモリコア領域内に設けられ、例えば、セルプレート領域は破線のように共通の領域で構成される。また、ビット線対BL,/BLには、ビット線プリチャージ・イコライズ回路RSTが設けられ、リセット信号S1によりトランジスタが導通し、ビット線対BL,/BLがビット線プリチャージ電源ＶＢＬＥＱに接続される。また、ワード線WL0〜WL2は、図示しないワード線駆動回路により駆動され、例えば、非選択のリセット電位は負電位（ワード線リセット電位）、選択時は正電位に駆動される。
図３は、本実施の形態における半導体メモリのメモリセルの断面構造とその容量ネットワークを示す図である。図３（Ａ）は断面図を、図３（Ｂ）はその容量ネットワーク図である。この半導体メモリは、Ｐ型半導体基板１０内にＮ型ウエル領域１２が形成され、更に、Ｎ型ウエル領域１２内にＰ型セルウエル領域１４が形成されている。そして、このＰ型セルウエル領域１４内にセルトランジスタとなるソース・ドレイン領域１８，２０が形成され、ゲート電極がワード線ＷＬとなっている。一方のソース・ドレイン領域１８はビット線ＢＬに接続され、他方のソース・ドレイン領域２０は、記憶ノードＳＮとなり、トレンチキャパシタの電極１６に接続されている。このトレンチキャパシタは、セルウエル領域１４とＮ型ウエル領域１２との中に絶縁膜を介して形成される電極１６を有する。
したがって、Ｎ側ウエル領域１２はセルプレート領域になり、正の内部電源であるセルプレート電源ＶＰＬが印加される。また、Ｐ型セルウエル領域１４は、セルトランジスタのバックゲート領域になり、負の内部電源であるバックゲートバイアス電源ＶＢＢに接続される。また、Ｐ型基板１０には、グランド電源ＶＳＳが印加される。このように、Ｐ型基板１０とＮ型セルプレート領域１２との間のＰＮ接合と、Ｎ型セルプレート領域１２とＰ型セルウエル領域１４との間のＰＮ接続とは、逆方向バイアスになるように、各領域にはそれぞれの内部電源が接続される。
図３（Ｂ）に示した容量ネットワーク図において、セルプレートＰＬと基板Psubとの間の容量Ｃ１は、セルプレート領域１２と基板１０との間のＰＮ接合容量に対応し、記憶ノードＳＮとセルプレートＰＬとの間の容量Ｃｃは、電極１６とセルプレート領域１２との間のセルキャパシタに対応し、記憶ノードＳＮとセルウエルＣＷとの間の容量Ｃｂは、電極１６とセルウエル領域１４との間の容量に対応し、セルプレートＰＬとセルウエルＣＷとの間の容量Ｃａは、セルプレート領域１２とセルウエル領域１４との間のＰＮ接合容量に対応し、セルウエルＣＷとビット線ＢＬとの間の容量Ｃ４は、セルウエル領域１４とソース・ドレイン領域１８との間のＰＮ接合容量に対応し、ワード線になるゲートＷＬと記憶ノードＳＮとの間の容量ＣｄとゲートＷＬとビット線ＢＬとの間の容量Ｃｅは、それぞれセルトランジスタのゲートとソース・ドレイン領域１８，２０との間の容量に対応する。
そして、メモリコア内には、大面積のセルプレート領域１２とセルウエル領域１４とが重ねて形成され、その中にトレンチキャパシタの電極１６がメモリセルに対応して複数設けられる。したがって、メモリの容量が大きくなるに伴って、セルプレート領域１２とセルウエル領域１４の面積が大きくなり、容量ネットワークに示した容量Ｃａ，Ｃｂ，Ｃｃの容量値も大きくなる。したがって、セルウエル領域１４に接続されたバックゲートバイアス電源ＶＢＢを所定の負電位に降圧するためには、これらの容量を充電する必要があり、メモリ容量が大きくなると、その降圧のためにＶＢＢ負電源発生回路の駆動能力も高くする必要性がある。一方で、スタンバイ時にはセルウエル領域１４にアクティブな電流が流れ込むことはなく、ＶＢＢ負電源発生回路は、ソース・ドレイン領域１８，２０からのリーク電流による電圧変動を吸収する程度の比較的小さな駆動能力があればよい。
一方、バックゲートバイアス電源ＶＢＢに接続されるセルウエル領域１４は、比較的大きな接合容量Ｃａ，Ｃｂ，Ｃｃを介してセルプレート領域１２（ＰＬ）に接続され、更に、ビット線ＢＬが接続されるソース・ドレイン領域１８とも接合容量Ｃ４を介して接続される。メモリの大容量化により、これらの接合容量も大きくなる傾向にある。
図４は、本実施の形態における電源の起動方法を示す図である。図４（Ａ）は電源起動時の各電源電圧の変化を示す図であり、横軸が時間、縦軸が電圧を示す。また、図４（Ｂ）は各内部電源間の接合容量や寄生容量などの容量を示す容量ネットワーク図である。
本実施の形態における電源の起動シーケンスによれば、フェイズ１ｂにて、電源起動に伴う外部電源ＶＤＤが立ち上がりに応答して、内部降圧電源、内部昇圧電源、各種基準電圧がそれぞれの電位に起動される。その間、他の内部電源はグランド電位ＶＳＳにクランプされている。そして、フェイズ２ｂにて、負の内部電源であるバックゲートバイアス電源ＶＢＢとワード線リセット電源ＶＮＮとをグランド電位ＶＳＳにクランプしながら、正の内部電源であるセルプレート電源ＶＰＬとビット線プリチャージ電源ＶＢＬＥＱを、正の内部電源の通常の電位Vrfplhより所定電圧（オーバードライブ量）ΔVovだけ高いオーバードライブ電位vrfplovまでオーバードライブする。このオーバードライブは、セルプレート電源発生回路などにより外部電源ＶＤＤを利用して行われる。そして、フェイズ３ｂにて、負の内部電源であるバックゲートバイアス電源ＶＢＢのグランド電位ＶＳＳへのクランプを解除して、正の内部電源であるセルプレート電源ＶＰＬとビット線プリチャージ電源ＶＢＬＥＱを、通常の電位Vrfplhまで下げる。これにより、セルプレート領域やビット線領域と容量C2,C4を介してカップリングしているセルウエル領域１４のバックゲートバイアス電源ＶＢＢは、容量結合によりグランド電位ＶＳＳから低下し、所望の負の内部電源電位に達する。フェイズ３ｂから、或いはその後、バックゲートバイアス電源発生回路は起動し、その電源発生回路により、バックゲートバイアス電源の電位は所望の負電位に維持される。
最後に、バックゲートバイアス電源ＶＢＢの低下が終了すると、フェイズ４ｂで、ワード線リセット電源ＶＮＮがグランド電位ＶＳＳより低い電位に引き下げられる。この電源ＶＮＮの起動は、例えばワード線リセット電源発生回路によるポンピング駆動により行われる。これらの内部電源の起動が終了すると、フェイズ５ｂにてスタンバイ状態になり、メモリへのアクセス動作が開始される。
上記の内部電源起動方法によれば、セルプレート電源ＶＰＬやビット線プリチャージ電源ＶＢＬＥＱの起動時に、それらの通常電位vrfplhよりも高くオーバードライブしておき、負の内部電源であるバックゲートバイアス電源ＶＢＢを起動するときに、セルプレート電源ＶＰＬやビット線プリチャージ電源ＶＢＬＥＱをオーバードライブ電位から通常電位に向かって引き下げることで、容量結合でバックバイアス電源ＶＢＢを降圧させることができる。したがって、バックゲートバイアス電源発生回路の駆動能力を高くすることなく、電源起動時の駆動能力を補強することができ、短時間で負の内部電源を起動させることができる。セルプレート電源などの正の内部電源は外部電源ＶＤＤなどを利用して昇圧することができ、負電源のようにポンピング回路を必要としないので、オーバードライブに過大な時間を要することはない。
また、上記のオーバードライブ電位vrfplovのレベルは、カップリング容量C2,C4の大きさに応じて、適宜設計することで、セルプレート電源ＶＰＬとビット線プリチャージ電源ＶＢＬＥＱの降圧により、バックゲートバイアス電源ＶＢＢを所望の負電位に降圧させることができる。
上記の例では、フェイズ２ｂで、セルプレート電源ＶＰＬに加えてビット線プリチャージ電源ＶＢＬＥＱもオーバードライブしたが、いずれか一方だけをオーバードライブすることでも良い。但し、バックゲートバイアス電源ＶＢＢが接続されるセルウエル領域１４とのカップリング容量の大きさを考慮すると、セルプレート電源ＶＰＬをオーバードライブして、バックゲートバイアス電源ＶＢＢの降圧に利用したほうがより効果的である。
また、上記の例では、正の内部電源ＶＰＬ，ＶＢＬＥＱの降圧によりバックゲートバイアス電源ＶＢＢを降圧したが、ワード線リセット電源ＶＮＮも同様に降圧してもよい。或いは、ワード線リセット電源ＶＮＮのみを容量結合により降圧してもよい。その場合は、ワード線ＷＬに直接容量カップリングしているビット線プリチャージ電源ＶＢＬＥＱもオーバードライブし降圧することが好ましい。
更に、上記の内部電源起動シーケンスにおいて、フェイズ３ｂにて、セルプレート電源ＶＰＬのみ降圧して、バックゲートバイアス電源ＶＢＢを容量結合で降圧し、フェイズ４ｂにて、ビット線プリチャージ電源ＶＢＬＥＱをオーバードライブ電位から降圧して、ワード線リセット電源ＶＮＮを容量結合で降圧してもよい。
いずれにしても、正の内部電源を一旦オーバードライブしてから、負の内部電源のクランプを解除して正の内部電源を降圧し、容量結合により負の内部電源を降圧することで、電源起動時において、負の内部電源発生回路の駆動能力を補強することができる。よって、負の内部電源発生回路の駆動能力をそれほど大きくする必要がなく、ポンピング回路のポンピングキャパシタのサイズを小さくすることができる。
図５は、本実施の形態における半導体メモリの構成図である。図３に示したメモリセルを有するメモリコア５０と、その周辺回路６０とを有し、これらには、内部電源線ＶＰＬ，ＶＢＬＥＱ，ＶＢＢ，ＶＮＮなどから、それぞれ必要な電源が供給される。また、上記内部電源を発生する内部電源発生回路２５，２６，２９，３３などを有する電源回路群２０が設けられ、この電源回路群２０が、電源起動時において、電源シーケンサ回路４０により起動制御される。内部電源発生回路には、セルプレート電源発生回路２５、ビット線プリチャージ電源発生回路２６、バックゲートバイアス電源発生回路２９、ワード線リセット電源発生回路３３などが含まれる。
図６は、本実施の形態における電源シーケンサと電源回路のブロック図である。図７は、その電源起動シーケンスの波形図である。更に、図８は、その電源起動シーケンス図である。これらの図と図４（Ａ）を参照しながら、本実施の形態における電源シーケンスについて詳述する。なお、図６のブロック図の各回路については、後で詳細に説明する。
図６のブロック図に示されるとおり、電源シーケンサ４０は、ＶＰＬシーケンサ４２と、ＶＢＢシーケンサ４４と、ＶＮＮシーケンサ４６とを有し、各シーケンサ４２，４４，４６は、セルプレート電源ＶＰＬの起動、バックゲートバイアス電源ＶＢＢの起動、ワード線リセット電源ＶＮＮの起動を制御する。
フェイズ１ｂでは、セルプレート電源ＶＰＬより先に立ち上がる内部電源の起動が行われる。その時、セルプレート電源ＶＰＬとビット線プリチャージ電源ＶＢＬＥＱは、クランパ２４によりグランド電位ＶＳＳに接続されてクランプされている。フェイズ１ｂで必要な内部電源の起動が終了すると、ＶＰＬ前段信号vplprevzがＨレベルになり、クランパ２４がディセーブルされそのクランプが解除される。
フェイズ２ｂでは、ＶＰＬシーケンサ４２がＶＰＬ前段信号vplprevzのＨレベルに応答して、オーバードライブ信号vplovgozをＨレベルにし、ＶＰＬ起動ドライバ回路２２とＶＰＬ起動検出回路２１とをイネーブルにする。また、ビット線プリチャージ電源ＶＢＬＥＱをセルプレート電源ＶＰＬに接続するクランパ２３もイネーブルされ、セルプレート電源ＶＰＬと共にビット線プリチャージ電源ＶＢＬＥＱもオーバードライブされる。
但し、ビット線プリチャージ電源ＶＢＬＥＱをオーバードライブしない場合は、このクランパ２３はイネーブルにされず、電源ＶＢＬＥＱは電源ＶＰＬに接続されないで、フェイズ２ｂにてＶＢＬＥＱ電源発生回路２６がイネーブルにされ、所定の電位に起動される。
フェイズ２ｂでは、ＶＢＢクランパ３０とＶＮＮクランパ３４とがイネーブルにされており、負の電源ＶＢＢと電源ＶＮＮは共にグランド電位ＶＳＳに接続されてクランプされている。ＶＰＬ起動ドライバ回路２２により電源ＶＰＬと電源ＶＢＬＥＱが共にオーバードライブされ、所定のオーバードライブ電位vrfplovのレベルに達すると、ＶＰＬ起動検出回路２１がそれを検出し、オーバードライブ検出信号vplokzをＨレベルにする。このオーバードライブ検出信号vplovzのＨレベルに応答して、ＶＰＬシーケンサ４２がＶＰＬ起動信号vplgozとＶＰＬ後段信号vplnextzを共にＨレベルにする。このＶＰＬ後段信号vplnextzのＨレベルに応答して、ＶＰＬ起動回路２２とクランパ２３とがディセーブルされ、電源ＶＰＬ，ＶＢＬＥＱのオーバードライブが終了する。
ＶＰＬ起動ドライバ回路２２は、後述するとおり外部電源ＶＤＤによりセルプレート電源ＶＰＬをオーバードライブし、ＶＰＬ電源発生回路２５はセルプレート電源ＶＰＬを所定の電位に維持する。しかし、ＶＰＬ起動ドライバ回路のオーバードライブ機能を、ＶＰＬ電源発生回路２５の一つの機能とすることができる。つまり、その場合は、ＶＰＬ起動ドライバ回路２２とＶＰＬ電源発生回路２５とを併せて、正の内部電源発生回路となる。
フェイズ３ｂでは、ＶＰＬ起動信号vplgozのＨレベルに応答して、ＶＰＬ電源発生回路２５とＶＢＬＥＱ電源発生回路２６とがイネーブルにされる。これらの電源発生回路２５，２６は、後述するとおり、それぞれの電源ＶＰＬ，ＶＢＬＥＱを所定の通常電位の範囲に維持する機能を有し、その機能により、それら電源ＶＰＬ，ＶＢＬＥＱは、オーバードライブ電位vrfplovから本来の通常電位まで降圧される。この降圧動作に応じて、バックゲートバイアス電源ＶＢＢは、容量結合により負電位に降圧される。更に、ＶＢＢシーケンサ４４が、ＶＢＢ起動信号vbbgozをＨレベルにし、それに応答して、ＶＢＢ電源発生回路２９とＶＢＢ起動検出回路２８とがイネーブルにされる。したがって、バックゲートバイアス電源ＶＢＢは、電源ＶＰＬ，ＶＢＬＥＱの降圧による容量結合で降圧すると共に、ＶＢＢ電源発生回路２９のポンピング動作によっても降圧する。そして、ＶＢＢ起動検出回路２８が、電源ＶＢＢが所定の負電位に達したことを検出すると、ＶＢＢ検出信号vbbokzをＨレベルにする。このＶＢＢ検出信号vbbokzに応答して、ＶＮＮシーケンサ４６がＶＢＢ後段信号vbbnextzをＨレベルにする。このＶＢＢ後段信号vbbnextzに応答して、ＶＮＮクランパ３４は、電源ＶＮＮのグランド電位ＶＳＳへの接続を解除する。この解除は、図８に示されるように、フェイズ３ｂの開始時にＶＢＢ起動信号vbbgozに応答して解除されてもよい。その場合は、ワード線リセット電源ＶＮＮも、バックゲートバイアス電源ＶＢＢと共に容量結合で降圧される。
フェイズ４ｂでは、ＶＢＢ後段信号vbbnextzのＨレベルに応答して、ＶＮＮシーケンサ４６がＶＮＮ起動信号vnngozをＨレベルにし、ＶＮＮ電源発生回路３３とＶＮＮ起動検出回路３２とをイネーブルにする。このＶＮＮ電源発生回路３３は、ポンピングキャパシタを利用したポンピング回路であり、ワード線リセット電源ＶＮＮを所定の負電位まで低下させる。そして、ＶＮＮ起動検出回路３２が電源ＶＮＮが所定の負電位に達したことを検出すると、ＶＮＮ検出信号vnnokzをＨレベルにし、それに応答して、ＶＮＮシーケンサ４６がＶＮＮ後段信号vnnnextzをＨレベルにする。ワード線リセット電源ＶＮＮは、充電すべき寄生容量がバックゲートバイアス電源ＶＢＢよりも小さく、ポンピング回路により比較的短時間で降圧することができる。
フェイズ５ｂでは、ＶＮＮ後段信号vnnnextzのＨレベルに応答して、図示しない回路がチップレディ信号chprdyzをＨレベルにする。そして、チップレディ信号chprdyzに応答して、起動検出回路２１，２８，３２がディセーブルにされる。但し、これらの検出回路のディセーブルは、図８に示すとおり、それぞれの検出信号が発生した後にその都度行われても良い。以上で、内部電源ＶＰＬ，ＶＢＬＥＱ，ＶＢＢ，ＶＮＮの起動が終了する。
以下、図６のブロック図に示した各回路について説明する。
図９は、本実施の形態におけるシーケンサ回路の回路図と動作波形図を示す図である。図６のＶＰＬシーケンサ４２、ＶＢＢシーケンサ４４、ＶＮＮシーケンサ４６のいずれにも適用される。図９の動作波形図に示されるように、前段信号prevzがＨレベルになると、インバータ７１，７４を介して起動信号gozがＨレベルにされる。このとき、ＮＯＲゲート７２，７３からなるラッチ回路は反転せず、後段信号nextzはＬレベルのままである。起動信号gozに応答して、対応する電源起動回路または電源発生回路がイネーブルにされて、対応する電源の起動が完了すると、検出信号okzがＨレベルになる。これに応答して、ＮＯＲゲート７３の出力がＬレベルになり、ＮＯＲゲート７２の両入力がＬレベルになり、後段信号nextzがＨレベルになる。
なお、図９のシーケンサ回路をＶＰＬシーケンサ４２に適用する場合は、後段信号nextzと共にＶＰＬ起動信号vplgozもＮＯＲゲート７２から出力される。
図１０は、ＶＰＬ起動ドライバ回路２２とＶＢＬＥＱ―ＶＰＬクランパ２３の回路図である。ＶＰＬ起動ドライバ回路２２は、ＶＰＬ後段信号vplnextzとオーバードライブ信号vplovgozとの論理をとる論理回路７５と、差動アンプ７６とＰチャネルトランジスタｍ１と帰還路７７とからなるオペアンプとで構成される。図７で示したとおり、オーバードライブ信号vplovgozのＨレベルに応答して、差動アンプ７６がイネーブル状態になり、差動アンプ７６の出力がトランジスタｍ１を導通させ、セルプレート電源ＶＰＬを外部電源ＶＤＤにより駆動する。そして、電源ＶＰＬが差動アンプ７５の反転入力端子に入力されているオーバードライブ電位vrfplovに達すると、差動アンプ７６がバランス状態になり、トランジスタｍ１による駆動を停止する。つまり、オーバードライブ電位vrfplovのレベルは、外部電源ＶＤＤよりも低いので、トランジスタｍ１により駆動するだけで、電源ＶＰＬをオーバードライブ電位vrfplovのレベルまで比較的短時間で駆動することができる。
ＶＢＬＥＱ―ＶＰＬクランパ２３は、ＶＰＬ後段信号vplnextzとオーバードライブ信号vplovgozとの論理をとる論理回路７５と、ＣＭＯＳトランスファーゲート７９とで構成される。この論理回路７５は、ＶＰＬ起動ドライバと同じであり、同じ期間において、電源ＶＢＬＥＱが電源ＶＰＬに接続され、電源ＶＢＬＥＱが電源ＶＰＬのオーバードライブと共に駆動される。
ＶＰＬ起動ドライバ回路２２とＶＢＬＥＱ―ＶＰＬクランパ２３は、ＶＰＬ後段信号vplnextzがＨレベルになると、論理回路７５，７８の出力がＬレベルになり、共にディセーブルされる。
図１１は、起動検出回路２１，２８，３２の回路図である。起動検出回路は、起動信号gozとチップレディ信号chprdyzとの論理をとる制御用論理回路８０と、ＣＭＯＳ差動アンプ８１とで構成される。ＣＭＯＳ差動アンプ８１は、トランジスタｍ１１〜ｍ１８により構成され、被検出電源が入力Ｖ１またはＶ２に、検出参照電圧が入力Ｖ２またはＶ１にそれぞれ印加される。そして、入力Ｖ１が入力Ｖ２より高くなると、トランジスタｍ１４が導通して、検出信号okzをＨレベルにする。
例えば、ＶＰＬ起動検出回路２１の場合は、図中の表に示したとおり、被検出電源ＶＰＬが入力Ｖ１に入力され、オーバードライブ参照電位vrfplovよりわずかに低いvrfplov−αが入力Ｖ２に入力される。これにより、図１０のＶＰＬ起動ドライバにより電源ＶＰＬが参照電位vrfplov−αに達すると、オーバードライブ検出信号vplokzをＨレベルにする。なお、入力Ｖ２にオーバードライブ参照電位vrfplovよりわずかに低いvrfplov−αを入力する理由は、差動アンプ８１にオフセット電圧が存在していても、確実に検出信号okzが出力されるようにするためである。ＶＰＬ起動ドライバ回路２２は、電源VPLがオーバードライブ参照電位vrfplovを超えると駆動停止するので、差動アンプ８１にオフセット電圧が存在すると、入力Ｖ１の電位が参照入力Ｖ２の電位よりオフセット電圧だけ低い電位を超えることがない場合に、適切に検出信号okzを出力することができないからである。
ＶＢＢ起動検出回路２８の場合は、後述のＶＢＢ電源発生回路から出力される被検出電源ＶＢＢのモニタ電圧 vmonil入力Ｖ２に入力され、参照電位vrefが入力Ｖ１に入力される。そして、被検出電源ＶＢＢのモニタ電圧 vmonilが参照電位まで低下すると、検出信号okzがＨレベルになる。また、ＶＮＮ起動検出回路３２の場合も、同様に、被検出電源ＶＮＮのモニタ電圧が入力Ｖ２に入力され、参照電位vrefが入力Ｖ１に入力される。そして、被検出電源ＶＮＮのモニタ電圧が参照電位まで低下すると、検出信号okzがＨレベルになる。
図１２は、ＶＰＬ電源発生回路の回路図である。図１２（Ａ）が回路図であり、図１２（Ｂ）が電源レベルを示す図である。セルプレート電源ＶＰＬは、グランド電源ＶＳＳと外部電源ＶＤＤとの間の中間電位である。そして、セルプレート電源ＶＰＬは、所定の電位レベルに維持される必要がある。そこで、ＶＰＬ電源発生回路２５は、プッシュプル用のトランジスタｍ２１，ｍ２２のゲートを、差動アンプ８４，８５の出力でそれぞれ駆動する構成になっている。つまり、差動アンプ８４，８５は、ＶＰＬ起動信号vplgozのＨレベルによりイネーブルにされ、差動アンプ８４は、低い参照電圧vrfpllより電源ＶＰＬが低い時に、出力がＬレベルになり、Ｐチャネルトランジスタｍ２１を駆動して、電源ＶＰＬを参照電圧vrfpllまで引き上げる。一方、差動アンプ８５は、高い参照電圧vrfplhより電源ＶＰＬが高い時に、出力がＨレベルになり、Ｎチャネルトランジスタｍ２２を駆動して、電源ＶＰＬを参照電圧vrfplhまで引き下げる。そして、電源ＶＰＬが両参照電圧vrfplh,vrfpllの間のレベル（不感帯）の時は、差動アンプ８４と８５の出力はそれぞれＨレベル、Ｌレベルになり、両トランジスタｍ２１，ｍ２２が共にオフにされ、電源ＶＰＬは高インピーダンス状態になる。
なお、インバータ８６とトランスファーゲート８７とトランジスタ８８とを設けて、ＶＰＬ起動信号vplgozがＬレベルの間は、トランジスタ８８をオン、ｍ２２をオフにして、フェイズ２ｂで電源ＶＰＬがオーバードライブしてもトランジスタｍ２２が動作しないようにしている。そして、フェイズ３ｂでＶＰＬ起動信号vplgozがＨレベルになると、トランジスタｍ２２がオンになり、電源ＶＰＬを所定の通常レベルvrfplhまで降圧する。このＶＰＬ電源発生回路の降圧動作により、電源ＶＰＬを引き下げて、容量結合により負電源ＶＢＢやＶＮＮを降圧することができるのである。
なお、ＶＢＬＥＱ電源発生回路２６も上記と同じ回路で構成される。
図１３は、クランパ回路の回路図である。クランパ回路は、被クランプ電源をクランプすべき電源に接続する回路である。図１３（Ａ）に示したＶＰＬクランパ２４は、ＶＰＬ前段信号vplprevzのＨレベルに応答して、インバータ８２のＬレベル出力でトランジスタｍ３１が非導通になり、電源ＶＰＬとグランド電位ＶＳＳとの接続状態が解除される。ＶＢＬＥＱクランパ２４も同様の構成と動作である。また、図１３（Ｂ）に示したＶＢＢクランパ３０は、トランジスタｍ３２〜ｍ３５とインバータ８３とからなるレベルコンバータ８４とクランプトランジスタｍ３６とで構成される。負電源ＶＢＢをグランド電位ＶＳＳに接続するためには、トランジスタｍ３６のゲートに電源ＶＤＤレベルと負電源ＶＢＢレベルとを印加する必要がある。したがって、電源ＶＤＤ−ＶＳＳレベルのＶＰＬ後段信号vplnexzが、レベルコンバータ８４によりレベルコンバートされる。負電源ＶＢＢをトランジスタｍ３６によりグランド電位ＶＳＳに接続することは、ＶＰＬクランパと同じである。そして、同じく負電源ＶＮＮをグランド電位ＶＳＳにクランプするＶＮＮクランパ３４の回路も同じ構成である。
図１４は、ＶＢＢ電源発生回路の回路図である。このＶＢＢ電源発生回路２９は、電源ＶＢＢのレベルに応じてモニタ電圧vmoni,vmonih,vmonilと参照電圧vrefを生成するモニタ部８５と、モニタ電圧と参照電圧とを比較するコンパレータ部８８と、コンパレータ部のコンパレータ８９で駆動されるブリーダ９１と、コンパレータ９０で駆動されポンピング信号pumponを生成するインバータ９４と、リングオシレータ９５と、ポンプ回路９９とを有する。モニタ部８５は、トランジスタ８７と抵抗Ｒ５，Ｒ６により、参照電圧vrefを生成し、トランジスタ８６と抵抗Ｒ１〜Ｒ４により、モニタ電圧vmoni,vmonih,vmonilを生成する。この参照電圧vrefとモニタ電圧vmonilは、前述のＶＢＢ起動検出回路の入力Ｖ１，Ｖ２にそれぞれ入力される。また、モニタ電圧vmoni,vmonihは、参照電圧vrefと共に、それぞれコンパレータ９０、８９に入力される。
そこで、動作について説明すると、ＶＢＢ起動信号vbbgozがＨレベルになると、モニタ部８５のトランジスタ８６，８７が導通して、上記のモニタ電圧、参照電圧を発生する。そして、電源ＶＢＢが高い間は、モニタ電圧も高く、コンパレータ９０の出力がＬレベルにされ、インバータ９４がポンピング信号pumponをＨレベルにし、リングオシレータ９５を起動する。リングオシレータ９５は、ＮＡＮＤゲート９６とインバータ９７，９８で構成され、所定の周期で発振する。このリングオシレータの発振クロックにより、ポンピングキャパシタ１００を介して、バックゲートバイアス電源ＶＢＢから、トランジスタ１０２を介して電流が引き込まれ、引き込んだ電荷がトランジスタ１０１を介してグランド電源ＶＳＳにはき出される。これがポンピング動作である。
やがて、電源ＶＢＢが低くなると、コンパレータ９０の出力がＨレベルになり、リングオシレータ９５が停止し、ポンピング動作が停止する。そして、電源ＶＢＢのレベルが低下しすぎた場合、モニタ電圧も低下し、コンパレータ８９の出力がＬレベルになり、トランジスタ９２が導通して、インバータ９３の電源ＶＤＤから電源ＶＢＢに電流が供給され、電源ＶＢＢの電位が押し上げられる。つまり、ブリーダ９１は、何らかの理由で電源ＶＢＢのレベルが深くなりすぎることを防止する。したがって、ブリーダ９１は設けなくても良い。
電源ＶＢＢと同じ負電源を発生するＶＮＮ電源発生回路も、上記と同じ回路構成である。
このように、負電源を発生する回路には、ポンピングキャパシタ１００が設けられている。このキャパシタの容量が大きいほど、ポンピング能力が高くなり、電流駆動能力が高くなる。しかし、ポンピングキャパシタ１００を大きくすることは、レイアウト面積の制約から限界がある。本実施の形態では、ＶＰＬ電源のオーバードライブレベルからの降圧により、容量結合で負電源ＶＢＢの降圧を行って、負電源発生回路のポンピング能力を補強している。
図１５は、本実施の形態における電源起動方法の変形例を示す図である。この変形例では、フェイズ３ｂにて、電源ＶＰＬと電源ＶＢＬＥＱとをオーバードライブ電位vrfplovのレベルから通常レベルに降圧するときに、容量結合により、負電源ＶＢＢとＶＮＮの両方を降圧している。そのために、フェイズ３ｂにて、ワード線リセット電源ＶＮＮのクランパ３４がディセーブルされる。
図１６は、本実施の形態における電源起動方法の別の変形例を示す図である。この変形例では、フェイズ３ｂにて、セルプレート電源ＶＰＬだけがオーバードライブ電位から通常レベルに降圧され、容量結合により負電源ＶＢＢが降圧される。そして、フェイズ４ｂにて、電源ＶＢＬＥＱがオーバードライブ電位から通常レベルに降圧され、容量結合により負電源ＶＮＮが降圧される。このように、個別に容量結合による負電源の降圧を行っても良い。メモリセル構造上、カップリング容量を最も有効に利用できるように、正電源と負電源の組合せを適宜選択することができる。また、カップリング容量の大きさに応じて、オーバードライブ電位のレベルを適宜選択することができる。
上記の実施の形態では、メモリセルのセルキャパシタとしてトレンチキャパシタを使用したものを例示して説明したが、スタックキャパシタを使用した場合でも、負電源であるバックゲートバイアス電源に容量を介して配置される正電源をオーバードライブしてから降圧するようにすれば、同様に負電源の発生回路の駆動能力を補強することができる。
以上、本実施の形態によれば、負電源発生回路の駆動能力を大きくすることなく、電源起動時の負電源を降圧するための能力を補強することができる。したがって、負電源発生回路は、スタンバイ時に必要な駆動能力に設計することができ、ポンピングキャパシタの面積を小さくすることができる。
以上説明した実施の形態をまとめると、以下の付記の通りである。
（付記１）容量を介して設けられる第１の領域と第２の領域を、正の内部電源と負の内部電源にそれぞれ駆動する半導体集積回路装置において、
前記第１の領域を前記正の内部電源に駆動する第１の内部電源発生回路と、
電源起動時において、前記第１の内部電源発生回路を起動して前記第２の領域を所定の電位にクランプしながら前記第１の領域を前記正の内部電源電位より高いオーバードライブ電位に駆動し、その後、前記第２の領域のクランプ状態を解除して前記第１の領域をオーバードライブ電位から前記正の内部電源電位に向かって降圧して、前記容量のカップリングにより前記第２の領域を負の電位に降圧する電源シーケンサとを有することを特徴とする半導体集積回路装置。
（付記２）付記１において、
更に、前記第２の領域を負の内部電源に駆動する第２の内部電源発生回路を有し、
当該第２の内部電源発生回路は、ポンピングキャパタを有するポンピング回路と、当該ポンピング回路に駆動パルスを供給する発振回路とを有することを特徴とする半導体集積回路装置。
（付記３）付記１において、
更に、複数のメモリセルを有するメモリコアを有し、前記第１の領域は前記メモリセルのセルプレート領域、前記第２の領域は前記メモリセルのセルトランジスタのバックゲート領域、前記正の内部電源は前記セルプレート領域に印加されるセルプレート電源、前記負の内部電源が前記バックゲート領域に印加されるバックゲートバイアス電源であることを特徴とする半導体集積回路装置。
（付記４）付記１において、
更に、複数のメモリセルと、複数のワード線と、複数のビット線とを有するメモリコアを有し、
前記第１の領域は前記メモリセルのセルプレート領域またはビット線領域のいずれか一方または両方、前記第２の領域は前記メモリセルのセルトランジスタのバックゲート領域またはワード線領域のいずれか一方または両方、前記正の内部電源が前記セルプレート領域に印加されるセルプレート電源または前記ビット線領域に印加されるビット線プリチャージ電源のいずれか一方または両方、前記負の内部電源が前記バックゲート領域に印加されるバックゲートバイアス電源または前記ワード線に印加されるワード線リセット電源のいずれか一方または両方であることを特徴とする半導体集積回路装置。
（付記５）付記３または４において、
前記メモリセルはセルキャパシタを有し、当該セルキャパシタが、前記セルプレート領域内に形成されたトレンチキャパシタにより構成されることを特徴とする半導体集積回路装置。
（付記６）付記３または４において、
前記メモリセルは、半導体基板内に形成された前記セルプレート領域と、前記セルプレート領域内に形成された前記バックゲート領域と、前記バックゲート領域内に形成されたソース領域及びドレイン領域とを有することを特徴とする半導体集積回路装置。
（付記７）付記１において、
更に、グランド電源と、外部電源とを有し、
前記正の内部電源は、前記グランド電源と外部電源との間の電位であることを特徴とする半導体集積回路装置。
（付記８）付記１において、
前記第１の内部電源発生回路は、前記外部電源を利用して、前記正の内部電源を前記オーバードライブ電位に起動する正電源起動回路と、前記正の内部電源を所定の正の内部電源電位に維持する正電源発生回路とを有し、
前記電源シーケンサは、前記正電源起動回路により前記正の内部電源を前記オーバードライブ電位に起動し、前記正電源発生回路により前記正の内部電源を降圧することを特徴とする半導体集積回路装置。
（付記９）複数のメモリセルを有し、容量を介して設けられるセルプレート領域とセルトランジスタのバックゲート領域が、正の内部電源と負の内部電源にそれぞれ駆動される半導体メモリ装置において、
前記セルプレート領域を前記正の内部電源に駆動する第１の内部電源発生回路と、
前記バックゲート領域を前記負の内部電源に駆動する第２の内部電源発生回路と、
電源起動時において、前記第１の内部電源発生回路を起動して前記バックゲート領域を所定の電位にクランプしながら前記セルプレート領域を前記正の内部電源電位より高いオーバードライブ電位に駆動し、その後、前記バックゲート領域のクランプ状態を解除し、第１の内部電源発生回路により前記セルプレート領域をオーバードライブ電位から前記正の内部電源電位に向かって降圧して、前記容量のカップリングにより前記バックゲート領域を負の電位に降圧する電源シーケンサとを有することを特徴とする半導体メモリ装置。
（付記１０）付記９において、
前記第１の内部電源発生回路は、前記外部電源を利用して、前記正の内部電源を前記オーバードライブ電位に起動する正電源起動回路と、前記正の内部電源を所定の正の内部電源電位に維持する正電源発生回路とを有し、
前記電源シーケンサは、前記正電源起動回路により前記正の内部電源を前記オーバードライブ電位に起動し、前記正電源発生回路により前記正の内部電源を降圧することを特徴とする半導体メモリ装置。
（付記１１）付記９において、
更に、グランド電源と、外部電源とを有し、
前記正の内部電源は、前記グランド電源と外部電源との間の電位であることを特徴とする半導体メモリ装置。
（付記１２）付記９において、
前記メモリセルは、半導体基板内に形成された前記セルプレート領域と、前記セルプレート領域内に形成された前記バックゲート領域と、前記バックゲート領域内に形成されたセルトランジスタのソース領域及びドレイン領域とを有することを特徴とする半導体メモリ装置。
従来の電源起動方法の一例を示す図である。 本実施の形態における半導体集積回路装置の一例としての半導体メモリの回路図である。 本実施の形態における半導体メモリのメモリセルの断面構造とその容量ネットワークを示す図である。 本実施の形態における電源の起動方法を示す図である。 本実施の形態における半導体メモリの構成図である。 本実施の形態における電源シーケンサと電源回路のブロック図である。 本実施の形態における電源起動シーケンスの波形図である。 本実施の形態における電源起動シーケンス図である。 本実施の形態におけるシーケンサ回路の回路図と動作波形図を示す図である。 ＶＰＬ起動ドライバ回路２２とＶＢＬＥＱ―ＶＰＬクランパ２３の回路図である。 起動検出回路２１，２８，３２の回路図である。 ＶＰＬ電源発生回路の回路図である。 クランパ回路の回路図である。 ＶＢＢ電源発生回路の回路図である。 本実施の形態における電源起動方法の変形例を示す図である。 本実施の形態における電源起動方法の別の変形例を示す図である。
符号の説明
ＶＰＬ：セルプレート電源（正の内部電源）
ＶＢＬＥＱ：ビット線プリチャージ電源（正の内部電源）
ＶＳＳ：グランド電源
ＶＢＢ：バックゲートバイアス電源（負の内部電源）
ＶＮＮ：ワード線リセット電源（負の内部電源）
２２，２５：第１の内部電源発生回路（ＶＰＬ起動回路、ＶＰＬ電源発生回路）
２９：第２の内部電源発生回路（ＶＢＢ電源発生回路）

Claims (9)

  1. 容量を介して設けられる第１の領域と第２の領域を、正の内部電源と負の内部電源にそれぞれ駆動する半導体集積回路装置において、
    前記第１の領域を前記正の内部電源に駆動する第１の内部電源発生回路と、
    電源起動時において、前記第１の内部電源発生回路を起動して前記第２の領域を所定の電位にクランプしながら前記第１の領域を前記正の内部電源電位より高いオーバードライブ電位に駆動し、その後、前記第２の領域のクランプ状態を解除して前記第１の領域をオーバードライブ電位から前記正の内部電源電位に向かって降圧して、前記容量のカップリングにより前記第２の領域を負の電位に降圧する電源シーケンサとを有し、
    更に、複数のメモリセルを有するメモリコアを有し、
    前記第１の領域は前記メモリセルのセルプレート領域、前記第２の領域は前記メモリセルのセルトランジスタのバックゲート領域、前記正の内部電源は前記セルプレート領域に印加されるセルプレート電源、前記負の内部電源が前記バックゲート領域に印加されるバックゲートバイアス電源であることを特徴とする半導体集積回路装置。
  2. 請求項１において、
    更に、前記電源起動後において、前記バックゲート領域を負の内部電源に駆動する第２の内部電源発生回路を有し、
    当該第２の内部電源発生回路は、ポンピングキャパタを有するポンピング回路と、当該ポンピング回路に駆動パルスを供給する発振回路とを有し、前記負の内部電源が規定の負電位より高い場合に前記発振回路が発振動作をして前記ポンピング回路により前記負の内部電源を低下させることを特徴とする半導体集積回路装置。
  3. 請求項２において、
    前記第２の内部電源発生回路は、さらに、前記負の内部電源が前記規定の負電位より低い場合に当該負の内部電源の電位を押し上げるブリーダ回路を有することを特徴とする半導体集積回路装置。
  4. 請求項１において、
    前記メモリセルは、半導体基板内に形成された前記セルプレート領域と、前記セルプレート領域内に形成された前記バックゲート領域と、前記バックゲート領域内に形成されたソース領域及びドレイン領域とを有することを特徴とする半導体集積回路装置。
  5. 請求項１において、
    前記第１の内部電源発生回路は、前記外部電源を利用して、前記正の内部電源を前記オーバードライブ電位に起動する正電源起動回路と、前記正の内部電源を所定の正の内部電源電位に維持する正電源発生回路とを有し、
    前記電源シーケンサは、前記正電源起動回路により前記正の内部電源を前記オーバードライブ電位に起動し、前記正電源発生回路により前記正の内部電源を降圧することを特徴とする半導体集積回路装置。
  6. 複数のメモリセルを有し、容量を介して設けられるセルプレート領域とセルトランジスタのバックゲート領域が、正の内部電源と負の内部電源にそれぞれ駆動される半導体メモリ装置において、
    前記セルプレート領域を前記正の内部電源に駆動する第１の内部電源発生回路と、
    前記バックゲート領域を前記負の内部電源に駆動する第２の内部電源発生回路と、
    電源起動時において、前記第１の内部電源発生回路を起動して前記バックゲート領域を所定の電位にクランプしながら前記セルプレート領域を前記正の内部電源電位より高いオーバードライブ電位に駆動し、その後、前記バックゲート領域のクランプ状態を解除し、第１の内部電源発生回路により前記セルプレート領域をオーバードライブ電位から前記正の内部電源電位に向かって降圧して、前記容量のカップリングにより前記バックゲート領域を負の電位に降圧する電源シーケンサとを有することを特徴とする半導体メモリ装置。
  7. 請求項６において、
    前記第１の内部電源発生回路は、前記外部電源を利用して、前記正の内部電源を前記オーバードライブ電位に起動する正電源起動回路と、前記正の内部電源を所定の正の内部電源電位に維持する正電源発生回路とを有し、
    前記電源シーケンサは、前記正電源起動回路により前記正の内部電源を前記オーバードライブ電位に起動し、前記正電源発生回路により前記正の内部電源を降圧することを特徴とする半導体メモリ装置。
  8. 請求項７において、
    更に、グランド電源と、外部電源とを有し、
    前記正の内部電源は、前記グランド電源と外部電源との間の電位であることを特徴とする半導体メモリ装置。
  9. 請求項７において、
    前記メモリセルは、半導体基板内に形成された前記セルプレート領域と、前記セルプレート領域内に形成された前記バックゲート領域と、前記バックゲート領域内に形成されたセルトランジスタのソース領域及びドレイン領域とを有することを特徴とする半導体メモリ装置。
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