JP2003168298A - 半導体集積回路及び半導体集積回路のテスト方法 - Google Patents
半導体集積回路及び半導体集積回路のテスト方法Info
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Abstract
(57)【要約】
【課題】 低消費電力で、かつ確実な動作マージン試験
が可能な半導体集積回路及び半導体集積回路のテスト方
法を提供することを目的とする。 【解決手段】 通常時においては、ＴＥＳＴフラグ信号
が「Ｌ」であり、スイッチＳＷＡはオン、スイッチＳＷ
Ｂはオフとなり、メモリコア１０７及び降圧電源１０８
には、同じ第１の昇圧回路１０４の出力が供給される。
試験時においては、ＴＥＳＴフラグ信号が「Ｈ」とな
り、スイッチＳＷＡはオフ、スイッチＳＷＢはオンとな
り、メモリコア１０７には、外部電源接続端子１０１を
介して、電圧が変動するテスト用の外部電源が接続さ
れ、降圧電源１０８には、第２の昇圧回路１０５の出力
が供給される。
が可能な半導体集積回路及び半導体集積回路のテスト方
法を提供することを目的とする。 【解決手段】 通常時においては、ＴＥＳＴフラグ信号
が「Ｌ」であり、スイッチＳＷＡはオン、スイッチＳＷ
Ｂはオフとなり、メモリコア１０７及び降圧電源１０８
には、同じ第１の昇圧回路１０４の出力が供給される。
試験時においては、ＴＥＳＴフラグ信号が「Ｈ」とな
り、スイッチＳＷＡはオフ、スイッチＳＷＢはオンとな
り、メモリコア１０７には、外部電源接続端子１０１を
介して、電圧が変動するテスト用の外部電源が接続さ
れ、降圧電源１０８には、第２の昇圧回路１０５の出力
が供給される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路及
び半導体集積回路のテスト方法に係り、特に、昇圧電源
ラインに印加する電圧を変動させて行うテストが可能な
半導体集積回路及び半導体集積回路のテスト方法に関す
る。
び半導体集積回路のテスト方法に係り、特に、昇圧電源
ラインに印加する電圧を変動させて行うテストが可能な
半導体集積回路及び半導体集積回路のテスト方法に関す
る。
【０００２】
【従来の技術】ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、ノート型のＰＣ
（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）、携帯電話機
等の携帯機器への用途が拡大してきている。このような
携帯機器は、電源として電池を使用しており、電池寿命
を延ばすために、低消費電力で動作することが要求され
る。
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、ノート型のＰＣ
（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）、携帯電話機
等の携帯機器への用途が拡大してきている。このような
携帯機器は、電源として電池を使用しており、電池寿命
を延ばすために、低消費電力で動作することが要求され
る。
【０００３】そこで、ＤＲＡＭにおける電力消費を低減
するために、外部電源電圧を降圧して、この降圧した電
圧を動作電源電圧として用いることが従来より行われて
いる。
するために、外部電源電圧を降圧して、この降圧した電
圧を動作電源電圧として用いることが従来より行われて
いる。
【０００４】図１を用いて、従来の半導体集積回路（Ｄ
ＲＡＭ５）を説明する。図１の半導体集積回路は、メモ
リコア１、インタフェース回路２、論理回路３及び電源
４から構成されている。インタフェース回路２には、図
示されていないＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓ
ｓｉｎｇ Ｕｎｉｔ）から、アドレス・コントロール線
（Ａｄｄ・Ｃｏｎｔｌ）及びデータ線（ＤＱ）から、ア
ドレス信号、コントロール信号及びデータ信号を受け
て、論理回路３に送信し、また、論理回路３から受けた
信号を、データ線（ＤＱ）を介して、ＣＰＵにデータを
送出する。論理回路３は、ＣＰＵから受信したアドレス
信号及びコントロール信号等に基づいて、内部の各回路
の動作タイミングを決定する制御信号を生成し、メモリ
コア１の書き込み及び読み出しを行って、書き込みデー
タ及び読み出しデータを生成する。電源４は、外部電源
（高位電圧Ｖｄｄ／アース電圧Ｖｓｓ）からの電源を受
けて、メモリコア１、インタフェース回路２及び論理回
路３に所定の電位を供給する。
ＲＡＭ５）を説明する。図１の半導体集積回路は、メモ
リコア１、インタフェース回路２、論理回路３及び電源
４から構成されている。インタフェース回路２には、図
示されていないＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓ
ｓｉｎｇ Ｕｎｉｔ）から、アドレス・コントロール線
（Ａｄｄ・Ｃｏｎｔｌ）及びデータ線（ＤＱ）から、ア
ドレス信号、コントロール信号及びデータ信号を受け
て、論理回路３に送信し、また、論理回路３から受けた
信号を、データ線（ＤＱ）を介して、ＣＰＵにデータを
送出する。論理回路３は、ＣＰＵから受信したアドレス
信号及びコントロール信号等に基づいて、内部の各回路
の動作タイミングを決定する制御信号を生成し、メモリ
コア１の書き込み及び読み出しを行って、書き込みデー
タ及び読み出しデータを生成する。電源４は、外部電源
（高位電圧Ｖｄｄ／アース電圧Ｖｓｓ）からの電源を受
けて、メモリコア１、インタフェース回路２及び論理回
路３に所定の電位を供給する。
【０００５】図２を用いて、電源回路４が供給する電源
を説明する。電源回路４は、降圧電源１２、昇圧電源１
３、プリチャージ電源１４及び負電源１５を、メモリコ
ア１、インタフェース回路２及び論理回路を有する内部
回路６に供給する。
を説明する。電源回路４は、降圧電源１２、昇圧電源１
３、プリチャージ電源１４及び負電源１５を、メモリコ
ア１、インタフェース回路２及び論理回路を有する内部
回路６に供給する。
【０００６】これら降圧電源１２、昇圧電源１３、プリ
チャージ電源１４及負電圧源１５は、参照電圧発生器１
１が出力する参照電圧を参照して、所定の電圧を生成し
て、出力する。
チャージ電源１４及負電圧源１５は、参照電圧発生器１
１が出力する参照電圧を参照して、所定の電圧を生成し
て、出力する。
【０００７】降圧電源１２が生成する電圧は、内部電源
電圧であり、例えば、メモリコア１のビット線、インタ
フェース回路２、論理回路３に供給される。昇圧電源１
３が生成する電圧は、昇圧された電圧であり、例えば、
メモリコア１のワード線に供給される。プリチャージ電
源１４は、例えば、メモリコア１に対して、プリチャー
ジ電圧を供給する。負電圧源１５は、例えば、メモリコ
ア１の電荷を蓄積するメモリセルを構成するトランジス
タのバックバイアスに供給される。
電圧であり、例えば、メモリコア１のビット線、インタ
フェース回路２、論理回路３に供給される。昇圧電源１
３が生成する電圧は、昇圧された電圧であり、例えば、
メモリコア１のワード線に供給される。プリチャージ電
源１４は、例えば、メモリコア１に対して、プリチャー
ジ電圧を供給する。負電圧源１５は、例えば、メモリコ
ア１の電荷を蓄積するメモリセルを構成するトランジス
タのバックバイアスに供給される。
【０００８】図３に、外部電源を投入したときであっ
て、外部電源電圧Ｖｃｃがゼロ電圧から、その電圧が上
昇していく状況における、降圧電源１２、昇圧電源１
３、プリチャージ電源１４及び負電源１５から出力され
る電圧の関係を示す。負電源１５から出力される電圧
は、外部電源電圧Ｖｃｃが所定の電圧になると、Ｖｂｂ
（負電圧）２１となる。また、プリチャージ電源１４か
ら出力される電圧は、外部電源電圧Ｖｃｃが所定の電圧
になると、Ｖｐｒ（プリチャージ電圧）２２となる。同
様に、降圧電源１２及び昇圧電源１３から出力される電
圧は、外部電源電圧Ｖｃｃが所定の電圧になると、Ｖｉ
ｉ（内部電源電圧）２３及びＶｐｐ（昇圧された電圧）
２４となる。
て、外部電源電圧Ｖｃｃがゼロ電圧から、その電圧が上
昇していく状況における、降圧電源１２、昇圧電源１
３、プリチャージ電源１４及び負電源１５から出力され
る電圧の関係を示す。負電源１５から出力される電圧
は、外部電源電圧Ｖｃｃが所定の電圧になると、Ｖｂｂ
（負電圧）２１となる。また、プリチャージ電源１４か
ら出力される電圧は、外部電源電圧Ｖｃｃが所定の電圧
になると、Ｖｐｒ（プリチャージ電圧）２２となる。同
様に、降圧電源１２及び昇圧電源１３から出力される電
圧は、外部電源電圧Ｖｃｃが所定の電圧になると、Ｖｉ
ｉ（内部電源電圧）２３及びＶｐｐ（昇圧された電圧）
２４となる。
【０００９】図４に、参照電圧発生器１１における参照
電圧の発生回路の例を説明する。図４の回路は、ｐＭＯ
Ｓ３１、ｐＭＯＳ３２、ｎＭＯＳ３３、ｎＭＯＳ３４、
バッファ増幅器３５及び抵抗素子３６から構成されてい
る。
電圧の発生回路の例を説明する。図４の回路は、ｐＭＯ
Ｓ３１、ｐＭＯＳ３２、ｎＭＯＳ３３、ｎＭＯＳ３４、
バッファ増幅器３５及び抵抗素子３６から構成されてい
る。
【００１０】ｐＭＯＳ３１とｐＭＯＳ３２は、カレント
ミラー回路を構成している。ここで、電源電圧Ｖｃｃが
上昇したとすると、ｐＭＯＳ３１の電流が増大し、ｎＭ
ＯＳ３４が深い導通状態となり、抵抗素子３６における
電圧降下が大きくなり、Ｂ点の電位が上昇する。その結
果、ｎＭＯＳ３３が深い導通状態となり、Ａ点の電位が
低下する。同様に、電源電圧Ｖｃｃが低下したとする
と、Ａ点の電位は上昇する。このようにして、Ａ点は、
電源電圧Ｖｃｃの変動に対して、安定した電位に設定さ
れる。
ミラー回路を構成している。ここで、電源電圧Ｖｃｃが
上昇したとすると、ｐＭＯＳ３１の電流が増大し、ｎＭ
ＯＳ３４が深い導通状態となり、抵抗素子３６における
電圧降下が大きくなり、Ｂ点の電位が上昇する。その結
果、ｎＭＯＳ３３が深い導通状態となり、Ａ点の電位が
低下する。同様に、電源電圧Ｖｃｃが低下したとする
と、Ａ点の電位は上昇する。このようにして、Ａ点は、
電源電圧Ｖｃｃの変動に対して、安定した電位に設定さ
れる。
【００１１】なお、Ａ点の電位は、温度変動、外部電源
電圧の変動に対してそれらの補償を行うが、回路を構成
するトランジスタのバラツキの影響が残る。そこで、Ａ
点にバッファ増幅器３５を接続し、トランジスタのバラ
ツキを除去して、参照電圧発生器１１の出力（Ｖｒｅ
ｆ）としている。
電圧の変動に対してそれらの補償を行うが、回路を構成
するトランジスタのバラツキの影響が残る。そこで、Ａ
点にバッファ増幅器３５を接続し、トランジスタのバラ
ツキを除去して、参照電圧発生器１１の出力（Ｖｒｅ
ｆ）としている。
【００１２】図５を用いて、ｐＭＯＳレギュレータ発生
電源の例を説明する。図５（Ａ）のｐＭＯＳレギュレー
タ発生電源は、ｐＭＯＳ４１、ｐＭＯＳ４２、ｐＭＯＳ
４３、ｎＭＯＳ４４、ｎＭＯＳ４５及びｎＭＯＳ４６か
ら構成されている。なお、ｐＭＯＳ４１とｐＭＯＳ４２
は、カレントミラー回路を構成し、ｎＭＯＳ４４、ｎＭ
ＯＳ４５及びｎＭＯＳ４６は、差動増幅器４８を構成
し、ｐＭＯＳ４３は、ドライバ４７として機能する。図
５（Ａ）のｐＭＯＳレギュレータ発生電源は、高電位電
圧として外部電源電圧Ｖｃｃが印加され、最低電位電圧
として接地電圧Ｖｓｓが供給されている。なお、図５
（Ａ）は、図５（Ｂ）として、簡略に図示できる。
電源の例を説明する。図５（Ａ）のｐＭＯＳレギュレー
タ発生電源は、ｐＭＯＳ４１、ｐＭＯＳ４２、ｐＭＯＳ
４３、ｎＭＯＳ４４、ｎＭＯＳ４５及びｎＭＯＳ４６か
ら構成されている。なお、ｐＭＯＳ４１とｐＭＯＳ４２
は、カレントミラー回路を構成し、ｎＭＯＳ４４、ｎＭ
ＯＳ４５及びｎＭＯＳ４６は、差動増幅器４８を構成
し、ｐＭＯＳ４３は、ドライバ４７として機能する。図
５（Ａ）のｐＭＯＳレギュレータ発生電源は、高電位電
圧として外部電源電圧Ｖｃｃが印加され、最低電位電圧
として接地電圧Ｖｓｓが供給されている。なお、図５
（Ａ）は、図５（Ｂ）として、簡略に図示できる。
【００１３】次に、ｐＭＯＳレギュレータ発生電源の動
作を説明する。ドライバ４７の出力電圧Ｖｉｉと参照電
圧Ｖｒｅｆとを差動増幅器４８で比較して、その出力
（Ｖｒｅｆ−ｖｉｉ）がゼロと成るように制御する。そ
の結果、最終的には、ドライバ４７の出力電圧Ｖｉｉ
は、参照電圧Ｖｒｅｆと同一の電圧を得ることができ
る。
作を説明する。ドライバ４７の出力電圧Ｖｉｉと参照電
圧Ｖｒｅｆとを差動増幅器４８で比較して、その出力
（Ｖｒｅｆ−ｖｉｉ）がゼロと成るように制御する。そ
の結果、最終的には、ドライバ４７の出力電圧Ｖｉｉ
は、参照電圧Ｖｒｅｆと同一の電圧を得ることができ
る。
【００１４】なお、図５のｐＭＯＳレギュレータ発生電
源は、 ドライバ４７の出力電圧Ｖｉｉに対して、帰還をかけ
るため、負荷電流に依存しない出力電圧Ｖｉｉを得るこ
とができる。 ドライバ４７のソース電極に外部電源電圧が印加され
ているため、外部電源電圧Ｖｃｃのノイズに対して、感
度が高くなりやすい。 負荷電流変動に対する出力電圧Ｖｉｉの安定性を高め
るためには、差動増幅器４８の応答性を良くする必要が
ある。このためには、差動増幅器４８における消耗電流
をｍＡオーダとする必要があり、消費電流が大きくな
る。
源は、 ドライバ４７の出力電圧Ｖｉｉに対して、帰還をかけ
るため、負荷電流に依存しない出力電圧Ｖｉｉを得るこ
とができる。 ドライバ４７のソース電極に外部電源電圧が印加され
ているため、外部電源電圧Ｖｃｃのノイズに対して、感
度が高くなりやすい。 負荷電流変動に対する出力電圧Ｖｉｉの安定性を高め
るためには、差動増幅器４８の応答性を良くする必要が
ある。このためには、差動増幅器４８における消耗電流
をｍＡオーダとする必要があり、消費電流が大きくな
る。
【００１５】ｐＭＯＳレギュレータ発生電源は、発生電
圧のフラット性高く、省面積化し易いという長所を持つ
反面、ノイズ影響度が大きく、消費電力が大きいという
短所を有している。なお、フラット性が高いとは、負荷
の変動に対する出力の変動及び／又は外部電源電圧を内
部電源電圧に近づけた場合の影響が少ないことをいう。
圧のフラット性高く、省面積化し易いという長所を持つ
反面、ノイズ影響度が大きく、消費電力が大きいという
短所を有している。なお、フラット性が高いとは、負荷
の変動に対する出力の変動及び／又は外部電源電圧を内
部電源電圧に近づけた場合の影響が少ないことをいう。
【００１６】図６を用いて、ｎＭＯＳレギュレータ発生
電源の例を説明する。図６（Ａ）のｎＭＯＳレギュレー
タ発生電源は、ｐＭＯＳ５１、ｐＭＯＳ５２、ｎＭＯＳ
５４、ｎＭＯＳ５５ｎ、ＭＯＳ５６、ｐＭＯＳ５３から
なる第１のドライバ５７、ｎＭＯＳ５９からなる第２の
ドライバ６１、ダイオード接続されたｎＭＯＳ６０から
なるＶｔｈキャンセラ６２及び抵抗素子６３から構成さ
れている。なお、ｐＭＯＳ５１とｐＭＯＳ５２は、カレ
ントミラー回路を構成し、ｎＭＯＳ５４、ｎＭＯＳ５５
及びｎＭＯＳ５６は、差動増幅器５８を構成している。
図６（Ａ）のｐＭＯＳレギュレータ発生電源は、最高電
位電圧として昇圧電源１３からの昇圧電圧Ｖｐｐ及び外
部電源電圧Ｖｃｃが印加され、最低電位電圧として接地
電圧Ｖｓｓが供給されている。なお、図６（Ａ）は、図
６（Ｂ）として、簡略に図示できる。
電源の例を説明する。図６（Ａ）のｎＭＯＳレギュレー
タ発生電源は、ｐＭＯＳ５１、ｐＭＯＳ５２、ｎＭＯＳ
５４、ｎＭＯＳ５５ｎ、ＭＯＳ５６、ｐＭＯＳ５３から
なる第１のドライバ５７、ｎＭＯＳ５９からなる第２の
ドライバ６１、ダイオード接続されたｎＭＯＳ６０から
なるＶｔｈキャンセラ６２及び抵抗素子６３から構成さ
れている。なお、ｐＭＯＳ５１とｐＭＯＳ５２は、カレ
ントミラー回路を構成し、ｎＭＯＳ５４、ｎＭＯＳ５５
及びｎＭＯＳ５６は、差動増幅器５８を構成している。
図６（Ａ）のｐＭＯＳレギュレータ発生電源は、最高電
位電圧として昇圧電源１３からの昇圧電圧Ｖｐｐ及び外
部電源電圧Ｖｃｃが印加され、最低電位電圧として接地
電圧Ｖｓｓが供給されている。なお、図６（Ａ）は、図
６（Ｂ）として、簡略に図示できる。
【００１７】図６（Ａ）のｎＭＯＳレギュレータ発生電
源において、差動増幅器５８には、参照電位Ｖｒｅｆと
帰還電圧Ｖｉｎが印加されている。Ｖｔｈキャンセラ６
２が存在するので、第２のドライバ６１のｎＭＯＳ５９
のゲートには、（Ｖｉｎ+Ｖｔｈ）の電圧が印加されて
いる（これは、ｎＭＯＳ５５のゲート電位に対して、Ｖ
ｔｈキャンセラ６２によって、その出力がＶｔｈだけ電
位が低下していることを意味している。）。従って、ｎ
ＭＯＳ５９のソースからは、ｎＭＯＳ５９のゲート電位
に対してＶｔｈ低い電位が出力されるので、Ｖｉｎの電
圧を得ることができる。
源において、差動増幅器５８には、参照電位Ｖｒｅｆと
帰還電圧Ｖｉｎが印加されている。Ｖｔｈキャンセラ６
２が存在するので、第２のドライバ６１のｎＭＯＳ５９
のゲートには、（Ｖｉｎ+Ｖｔｈ）の電圧が印加されて
いる（これは、ｎＭＯＳ５５のゲート電位に対して、Ｖ
ｔｈキャンセラ６２によって、その出力がＶｔｈだけ電
位が低下していることを意味している。）。従って、ｎ
ＭＯＳ５９のソースからは、ｎＭＯＳ５９のゲート電位
に対してＶｔｈ低い電位が出力されるので、Ｖｉｎの電
圧を得ることができる。
【００１８】動作を説明すると、第１のドライバ５７の
出力電圧（Ｖｉｎ+Ｖｔｈ）は、Ｖｔｈキャンセラ６２
で、Ｖｉｎとなり、差動増幅器５８に印加される。差動
増幅器５８、第１のドライバ５７及びＶｔｈキャンセラ
６２は、参照電圧ＶｒｅｆとＶｔｈキャンセラ６２の出
力Ｖｉｎが同じ電位となるように制御する。その結果、
最終的には、ドライバ５７の出力電圧（Ｖｉｎ+Ｖｔ
ｈ）は、（Ｖｒｅｆ+Ｖｔｈ）となり、ｎＭＯＳ５９の
ソースからは、ｎＭＯＳ５９のゲート電位に対してＶｔ
ｈ低い電位である参照電圧Ｖｒｅｆと同電位の電圧を得
ることができる。
出力電圧（Ｖｉｎ+Ｖｔｈ）は、Ｖｔｈキャンセラ６２
で、Ｖｉｎとなり、差動増幅器５８に印加される。差動
増幅器５８、第１のドライバ５７及びＶｔｈキャンセラ
６２は、参照電圧ＶｒｅｆとＶｔｈキャンセラ６２の出
力Ｖｉｎが同じ電位となるように制御する。その結果、
最終的には、ドライバ５７の出力電圧（Ｖｉｎ+Ｖｔ
ｈ）は、（Ｖｒｅｆ+Ｖｔｈ）となり、ｎＭＯＳ５９の
ソースからは、ｎＭＯＳ５９のゲート電位に対してＶｔ
ｈ低い電位である参照電圧Ｖｒｅｆと同電位の電圧を得
ることができる。
【００１９】なお、Ｖｔｈキャンセラ６２が無いと、第
２のドライバ６１からは、（Ｖｒｅｆ-Ｖｔｈ）が出力
され、出力電圧がＶｔｈに関係することから、出力電圧
Ｖｉｉは、温度に依存した出力となる。
２のドライバ６１からは、（Ｖｒｅｆ-Ｖｔｈ）が出力
され、出力電圧がＶｔｈに関係することから、出力電圧
Ｖｉｉは、温度に依存した出力となる。
【００２０】なお、図６のｎＭＯＳレギュレータ発生電
源は、 ドライバ６１の出力電圧Ｖｉｉに対して、帰還をかけ
ていないため、負荷電流に依存した電圧となり、負荷電
流に対して変動する。また、動作状態によっては、ドラ
イバ６１の電源電圧Ｖｃｃが変動し、出力電圧Ｖｉｉに
近づいた場合、ｎＭＯＳ５９のドレイン・ソース間電圧
（Ｖｄｓ）が小さくなり、フラット性が低下するという
問題がある。 ドライバ６１はｎＭＯＳで構成され、外部電源電圧Ｖ
ｃｃのノイズに対する安定性は高い。 ドライバ５７の出力変動はなく、差動増幅器４８の応
答性は要求されない。そのため、差動増幅器４８はμＡ
オーダで十分であり、消費電流は小さい。
源は、 ドライバ６１の出力電圧Ｖｉｉに対して、帰還をかけ
ていないため、負荷電流に依存した電圧となり、負荷電
流に対して変動する。また、動作状態によっては、ドラ
イバ６１の電源電圧Ｖｃｃが変動し、出力電圧Ｖｉｉに
近づいた場合、ｎＭＯＳ５９のドレイン・ソース間電圧
（Ｖｄｓ）が小さくなり、フラット性が低下するという
問題がある。 ドライバ６１はｎＭＯＳで構成され、外部電源電圧Ｖ
ｃｃのノイズに対する安定性は高い。 ドライバ５７の出力変動はなく、差動増幅器４８の応
答性は要求されない。そのため、差動増幅器４８はμＡ
オーダで十分であり、消費電流は小さい。
【００２１】ｎＭＯＳレギュレータ発生電源は、耐ノイ
ズ性が高いという長所を持つ反面、出力電圧のフラット
性が低いという短所を有している。
ズ性が高いという長所を持つ反面、出力電圧のフラット
性が低いという短所を有している。
【００２２】上述の通り、ｐＭＯＳレギュレータ発生電
源とｎＭＯＳレギュレータ発生電源は、それぞれ、長所
と短所を有しているが、低消費電力という観点では、ｎ
ＭＯＳレギュレータ発生電源が適しており、一般的に良
く使用されている。
源とｎＭＯＳレギュレータ発生電源は、それぞれ、長所
と短所を有しているが、低消費電力という観点では、ｎ
ＭＯＳレギュレータ発生電源が適しており、一般的に良
く使用されている。
【００２３】ｎＭＯＳレギュレータ発生電源では、図６
に示すように、ｎＭＯＳ６１からなる第２のドライバの
Ｖｔｈのロスの影響を考慮して、ｎＭＯＳ６１のゲート
電圧（ＶＧ）発生する回路には、昇圧電圧（Ｖｐｐ）を
使用している。
に示すように、ｎＭＯＳ６１からなる第２のドライバの
Ｖｔｈのロスの影響を考慮して、ｎＭＯＳ６１のゲート
電圧（ＶＧ）発生する回路には、昇圧電圧（Ｖｐｐ）を
使用している。
【００２４】ところで、半導体集積回路の試験項目とし
て、このＶｐｐを外部より印加し、任意の電圧値に変化
させることによって、回路動作マージンを確認すること
が行なわれている。このとき、Ｖｐｐを任意に与える
と、第２のドライバのｎＭＯＳ６１のゲート電圧の保証
が困難になる場合が想定されるため、図７に示すよう
に、メモリコア用Ｖｐｐ発生回路７３と、Ｖｉｉを発生
する降圧電源（例えば、図６のｎＭＯＳレギュレータ発
生電源）用のＶｐｐ発生回路７１とを、設けて試験する
ことが行なわれていた。
て、このＶｐｐを外部より印加し、任意の電圧値に変化
させることによって、回路動作マージンを確認すること
が行なわれている。このとき、Ｖｐｐを任意に与える
と、第２のドライバのｎＭＯＳ６１のゲート電圧の保証
が困難になる場合が想定されるため、図７に示すよう
に、メモリコア用Ｖｐｐ発生回路７３と、Ｖｉｉを発生
する降圧電源（例えば、図６のｎＭＯＳレギュレータ発
生電源）用のＶｐｐ発生回路７１とを、設けて試験する
ことが行なわれていた。
【００２５】
【発明が解決しようとする課題】ところで、メモリコア
用Ｖｐｐ発生回路７３と、降圧電源用のＶｐｐ発生回路
７１とは、例えば、図８（Ａ）に示すように、Ｖｐｐ検
出回路８１、Ｖｐｐ発生用発振回路８２及び昇圧回路８
３から構成されている。Ｖｐｐ検出回路８１は、昇圧回
路８３の出力電圧を検出して、Ｖｐｐ発生用発振回路８
２の発振動作を制御し、昇圧回路８３は、Ｖｐｐ発生用
発振回路８２の出力により動作する。
用Ｖｐｐ発生回路７３と、降圧電源用のＶｐｐ発生回路
７１とは、例えば、図８（Ａ）に示すように、Ｖｐｐ検
出回路８１、Ｖｐｐ発生用発振回路８２及び昇圧回路８
３から構成されている。Ｖｐｐ検出回路８１は、昇圧回
路８３の出力電圧を検出して、Ｖｐｐ発生用発振回路８
２の発振動作を制御し、昇圧回路８３は、Ｖｐｐ発生用
発振回路８２の出力により動作する。
【００２６】図８により、Ｖｐｐ検出回路の例を説明す
る。図８のＶｐｐ検出回路は、抵抗素子９１（抵抗値：
Ｒ９１）、抵抗素子９２（抵抗値：Ｒ９２）、ｐＭＯＳ
９３、ｎＭＯＳ９４、ｎＭＯＳ９５、ｐＭＯＳ９６、ｎ
ＭＯＳ９７、インバータ９８及びインバータ９９から構
成されている。
る。図８のＶｐｐ検出回路は、抵抗素子９１（抵抗値：
Ｒ９１）、抵抗素子９２（抵抗値：Ｒ９２）、ｐＭＯＳ
９３、ｎＭＯＳ９４、ｎＭＯＳ９５、ｐＭＯＳ９６、ｎ
ＭＯＳ９７、インバータ９８及びインバータ９９から構
成されている。
【００２７】ｐＭＯＳ９３及びｐＭＯＳ９６は、カレン
トミラー回路を構成し、ｎＭＯＳ９４、ｎＭＯＳ９５及
びｎＭＯＳ９７は、差動増幅器を構成している。
トミラー回路を構成し、ｎＭＯＳ９４、ｎＭＯＳ９５及
びｎＭＯＳ９７は、差動増幅器を構成している。
【００２８】ｎＭＯＳ９４のゲートには、Ｖｐｐの電圧
が抵抗素子９１及び抵抗素子９２により分割されて、次
の電圧Ｖｐｐ’ Ｖｐｐ’＝Ｖｐｐ×Ｒ９２／（Ｒ９１＋Ｒ９２） ・・・・(１) が、印加される。
が抵抗素子９１及び抵抗素子９２により分割されて、次
の電圧Ｖｐｐ’ Ｖｐｐ’＝Ｖｐｐ×Ｒ９２／（Ｒ９１＋Ｒ９２） ・・・・(１) が、印加される。
【００２９】また、ｎＭＯＳ９５とｎＭＯＳ９７には、
基準電圧であるＶｒｅｆが印加されている。
基準電圧であるＶｒｅｆが印加されている。
【００３０】
いま、Ｖｐｐ’＞＝Ｖｒｅｆ ・・・・（２）
となると、ハイレベルの信号「Ｈ」が、ｎＭＯＳ９７の
ドレイン電極から出力される。この「Ｈ」信号は、イン
バータ９８及びインバータ９９で、それぞれ、反転され
て、ハイレベルの「Ｈ」信号が、Ｖｄｅｔ信号として出
力される。
ドレイン電極から出力される。この「Ｈ」信号は、イン
バータ９８及びインバータ９９で、それぞれ、反転され
て、ハイレベルの「Ｈ」信号が、Ｖｄｅｔ信号として出
力される。
【００３１】
一方、Ｖｐｐ’＜Ｖｒｅｆ ・・・・（３）
となると、ローレベルの信号「Ｌ」が、ｎＭＯＳ９７の
ソース電極から出力される。この「Ｌ」信号は、インバ
ータ９８及びインバータ９９で、それぞれ、反転され
て、ローレベルの「Ｌ」信号が、Ｖｄｅｔ信号として出
力される。
ソース電極から出力される。この「Ｌ」信号は、インバ
ータ９８及びインバータ９９で、それぞれ、反転され
て、ローレベルの「Ｌ」信号が、Ｖｄｅｔ信号として出
力される。
【００３２】図７の場合では、このような検出回路を、
メモリコア用Ｖｐｐ発生回路７３と降圧電源用のＶｐｐ
発生回路７１との両者で有することとなり、低消費電力
という観点から、問題となる。
メモリコア用Ｖｐｐ発生回路７３と降圧電源用のＶｐｐ
発生回路７１との両者で有することとなり、低消費電力
という観点から、問題となる。
【００３３】また、このような消費電力の問題を避ける
ために、従来のものでは、試験時に、Ｖｉｉ（内部電源
電圧）２３と昇圧電源ライン(Ｖｐｐの電源ライン)とを
ショートさせて、昇圧電源ラインに電圧が変動する外部
電源電圧を供給して、試験していた。
ために、従来のものでは、試験時に、Ｖｉｉ（内部電源
電圧）２３と昇圧電源ライン(Ｖｐｐの電源ライン)とを
ショートさせて、昇圧電源ラインに電圧が変動する外部
電源電圧を供給して、試験していた。
【００３４】しかしながら、Ｖｉｉ＝１．５Ｖ、Ｖｃｃ
の最大値＝３．３Ｖのような場合、内部回路に２倍以上
の電圧が印加され、信号の充放電電流が増加し、電源ノ
イズが大きくなるという問題と、回路動作タイミングマ
ージンが詰まってしまうという問題が発生する。
の最大値＝３．３Ｖのような場合、内部回路に２倍以上
の電圧が印加され、信号の充放電電流が増加し、電源ノ
イズが大きくなるという問題と、回路動作タイミングマ
ージンが詰まってしまうという問題が発生する。
【００３５】さらに、試験時において、回路に問題が生
じた場合、ゲート・ソース間電圧（Ｖｇｓ）が大きくな
ったために起きたのか、Ｖｉｉが高くなったために起き
たのか見分けられないという問題がある。
じた場合、ゲート・ソース間電圧（Ｖｇｓ）が大きくな
ったために起きたのか、Ｖｉｉが高くなったために起き
たのか見分けられないという問題がある。
【００３６】本発明は、上記問題に鑑みなされたもので
あり、低消費電力で、かつ確実な動作マージン試験が可
能な半導体集積回路及び半導体集積回路のテスト方法を
提供することを目的とするものである。
あり、低消費電力で、かつ確実な動作マージン試験が可
能な半導体集積回路及び半導体集積回路のテスト方法を
提供することを目的とするものである。
【００３７】
【課題を解決するための手段】上記課題を解決するため
に、本件発明は、以下の特徴を有する課題を解決するた
めの手段を採用している。
に、本件発明は、以下の特徴を有する課題を解決するた
めの手段を採用している。
【００３８】請求項１に記載された発明は、昇圧電源ラ
インに印加する電圧を変動させて行うテストが可能な半
導体集積回路において、前記昇圧電源ラインに接続され
ている外部電源接続端子と、第１の昇圧電源と、第２の
昇圧電源と、内部電源電圧生成回路とを有し、テスト
時、外部電源を前記外部電源接続端子に接続し、前記内
部電源電圧生成回路は、前記第２の昇圧電源から電源の
供給を受けて内部電源電圧を生成することを特徴とす
る。
インに印加する電圧を変動させて行うテストが可能な半
導体集積回路において、前記昇圧電源ラインに接続され
ている外部電源接続端子と、第１の昇圧電源と、第２の
昇圧電源と、内部電源電圧生成回路とを有し、テスト
時、外部電源を前記外部電源接続端子に接続し、前記内
部電源電圧生成回路は、前記第２の昇圧電源から電源の
供給を受けて内部電源電圧を生成することを特徴とす
る。
【００３９】請求項１に記載された発明によれば、テス
ト時、外部電源を外部電源接続端子に接続し、内部電源
電圧生成回路は、内部で生成した昇圧電源から電源の供
給を受けて内部電源電圧を生成することにより、低消費
電力で、かつ確実な動作マージン試験が可能な半導体集
積回路を提供することができる。
ト時、外部電源を外部電源接続端子に接続し、内部電源
電圧生成回路は、内部で生成した昇圧電源から電源の供
給を受けて内部電源電圧を生成することにより、低消費
電力で、かつ確実な動作マージン試験が可能な半導体集
積回路を提供することができる。
【００４０】請求項２に記載された発明は、請求項１記
載の半導体集積回路において、通常動作時、前記昇圧電
源ラインに前記第１の昇圧電源から電源を供給し、前記
内部電源電圧生成回路は、前記第１の昇圧電源から電源
の供給を受けて内部電源電圧を生成することを特徴とす
る。
載の半導体集積回路において、通常動作時、前記昇圧電
源ラインに前記第１の昇圧電源から電源を供給し、前記
内部電源電圧生成回路は、前記第１の昇圧電源から電源
の供給を受けて内部電源電圧を生成することを特徴とす
る。
【００４１】請求項２に記載された発明によれば、通常
動作時、昇圧電源ラインに第１の昇圧電源から電源を供
給し、内部電源電圧生成回路は、同じ第１の昇圧電源か
ら電源の供給を受けて内部電源電圧を生成することによ
り、低消費電力で、かつ確実な動作マージン試験が可能
な半導体集積回路を提供することができる。
動作時、昇圧電源ラインに第１の昇圧電源から電源を供
給し、内部電源電圧生成回路は、同じ第１の昇圧電源か
ら電源の供給を受けて内部電源電圧を生成することによ
り、低消費電力で、かつ確実な動作マージン試験が可能
な半導体集積回路を提供することができる。
【００４２】請求項３に記載された発明は、テスト時、
前記第１の昇圧電源をスタンバイ状態とすることを特徴
とする請求項１又は２記載の半導体集積回路。
前記第１の昇圧電源をスタンバイ状態とすることを特徴
とする請求項１又は２記載の半導体集積回路。
【００４３】請求項３に記載された発明によれば、テス
ト時、第１の昇圧電源をスタンバイ状態とすることによ
り、確実なテストを行うことができる。
ト時、第１の昇圧電源をスタンバイ状態とすることによ
り、確実なテストを行うことができる。
【００４４】請求項４に記載された発明は、請求項１な
いし３いずれか一項記載の半導体集積回路において、前
記外部電源接続端子と前記内部電源電圧生成回路間と、
前記第２の昇圧電源と前記内部電源電圧生成回路間との
間に、第１及び第２のスイッチを有し、テスト時、前記
第１のスイッチを開き、且つ、前記第２のスイッチを閉
じ、通常動作時、前記第１のスイッチを閉じ、且つ、前
記第２のスイッチを開くことを特徴とする。
いし３いずれか一項記載の半導体集積回路において、前
記外部電源接続端子と前記内部電源電圧生成回路間と、
前記第２の昇圧電源と前記内部電源電圧生成回路間との
間に、第１及び第２のスイッチを有し、テスト時、前記
第１のスイッチを開き、且つ、前記第２のスイッチを閉
じ、通常動作時、前記第１のスイッチを閉じ、且つ、前
記第２のスイッチを開くことを特徴とする。
【００４５】請求項４に記載された発明によれば、外部
電源接続端子と内部電源電圧生成回路間と、第２の昇圧
電源と内部電源電圧生成回路間との間に、第１及び第２
のスイッチを有し、テスト時、前記第１のスイッチを開
き、且つ、第２のスイッチを閉じ、通常動作時、前記第
１のスイッチを閉じ、且つ、第２のスイッチを開くこと
により、低消費電力で、かつ確実な動作マージン試験が
可能な半導体集積回路を提供することができる。
電源接続端子と内部電源電圧生成回路間と、第２の昇圧
電源と内部電源電圧生成回路間との間に、第１及び第２
のスイッチを有し、テスト時、前記第１のスイッチを開
き、且つ、第２のスイッチを閉じ、通常動作時、前記第
１のスイッチを閉じ、且つ、第２のスイッチを開くこと
により、低消費電力で、かつ確実な動作マージン試験が
可能な半導体集積回路を提供することができる。
【００４６】請求項５に記載された発明は、請求項３又
は４記載の半導体集積回路において、前記第１及び第２
のスイッチ及び前記第１の昇圧電源をスタンバイとする
制御を、外部から供給されたテスト信号に基づいて行う
ことを特徴とする。
は４記載の半導体集積回路において、前記第１及び第２
のスイッチ及び前記第１の昇圧電源をスタンバイとする
制御を、外部から供給されたテスト信号に基づいて行う
ことを特徴とする。
【００４７】請求項５に記載された発明によれば、第１
及び第２のスイッチ及び第１の昇圧電源をスタンバイと
する制御を、外部から供給されたテスト信号に基づいて
行うことにより、電源状態の切り替えを、外部から、簡
単且つ確実に行うことができる。
及び第２のスイッチ及び第１の昇圧電源をスタンバイと
する制御を、外部から供給されたテスト信号に基づいて
行うことにより、電源状態の切り替えを、外部から、簡
単且つ確実に行うことができる。
【００４８】請求項６に記載された発明は、請求項４又
は５記載の半導体集積回路において、前記第１のスイッ
チは、ＭＯＳトランジスタの２段構成とし、該ＭＯＳト
ランジスタの各ゲートには、レベルシフトした制御信号
が印加されることを特徴とする。
は５記載の半導体集積回路において、前記第１のスイッ
チは、ＭＯＳトランジスタの２段構成とし、該ＭＯＳト
ランジスタの各ゲートには、レベルシフトした制御信号
が印加されることを特徴とする。
【００４９】請求項６に記載された発明によれば、第１
のスイッチは、ＭＯＳトランジスタの２段構成とし、該
ＭＯＳトランジスタの各ゲートには、レベルシフトした
制御信号が印加されることにより、スイッチ回路を構成
するＭＯＳトランジスタが、オフ時に、順方向になるこ
とが無くなり、任意の信号を外部から与えることが可能
となる。
のスイッチは、ＭＯＳトランジスタの２段構成とし、該
ＭＯＳトランジスタの各ゲートには、レベルシフトした
制御信号が印加されることにより、スイッチ回路を構成
するＭＯＳトランジスタが、オフ時に、順方向になるこ
とが無くなり、任意の信号を外部から与えることが可能
となる。
【００５０】請求項７に記載された発明は、昇圧電源ラ
インに印加する電圧を変動させて行うテストが可能な半
導体集積回路において、前記昇圧電源ラインに接続され
ている外部電源接続端子と、昇圧電源と、内部電源電圧
生成回路とを有し、テスト時、前記昇圧電源と前記昇圧
電源ライン間の接続を切断して、外部電源を前記外部電
源接続端子に接続し、更に、前記内部電源電圧生成回路
は、前記昇圧電源から電源の供給を受けて内部電源電圧
を生成することを特徴とする。
インに印加する電圧を変動させて行うテストが可能な半
導体集積回路において、前記昇圧電源ラインに接続され
ている外部電源接続端子と、昇圧電源と、内部電源電圧
生成回路とを有し、テスト時、前記昇圧電源と前記昇圧
電源ライン間の接続を切断して、外部電源を前記外部電
源接続端子に接続し、更に、前記内部電源電圧生成回路
は、前記昇圧電源から電源の供給を受けて内部電源電圧
を生成することを特徴とする。
【００５１】請求項７に記載された発明によれば、前記
昇圧電源ラインに接続されている外部電源接続端子と、
昇圧電源と、内部電源電圧生成回路とを有し、テスト
時、外部電源を前記外部電源接続端子に接続し、前記内
部電源電圧生成回路は、前記昇圧電源から電源の供給を
受けて内部電源電圧を生成することにより、低消費電力
で、かつ確実な動作マージン試験が可能な半導体集積回
路を提供することができる。
昇圧電源ラインに接続されている外部電源接続端子と、
昇圧電源と、内部電源電圧生成回路とを有し、テスト
時、外部電源を前記外部電源接続端子に接続し、前記内
部電源電圧生成回路は、前記昇圧電源から電源の供給を
受けて内部電源電圧を生成することにより、低消費電力
で、かつ確実な動作マージン試験が可能な半導体集積回
路を提供することができる。
【００５２】請求項８に記載された発明は、昇圧電源
と、該昇圧電源が供給される昇圧電源ラインとを有する
半導体集積回路における前記昇圧電源ラインに印加する
電圧を変動させて行うテスト方法において、テスト時に
は、前記昇圧電源ラインに接続されている外部電源接続
端子を介して外部電源電圧を供給し、前記昇圧電源とは
別の半導体集積回路に設けられた昇圧電源から生成した
内部電源電圧を内部電源電圧として供給することを特徴
とする。
と、該昇圧電源が供給される昇圧電源ラインとを有する
半導体集積回路における前記昇圧電源ラインに印加する
電圧を変動させて行うテスト方法において、テスト時に
は、前記昇圧電源ラインに接続されている外部電源接続
端子を介して外部電源電圧を供給し、前記昇圧電源とは
別の半導体集積回路に設けられた昇圧電源から生成した
内部電源電圧を内部電源電圧として供給することを特徴
とする。
【００５３】請求項９に記載された発明は、請求項８記
載のテスト方法において、通常動作時には、前記昇圧電
源ラインに前記昇圧電源を供給し、前記昇圧電源から生
成した内部電源電圧を内部電源電圧として供給すること
を特徴とする。
載のテスト方法において、通常動作時には、前記昇圧電
源ラインに前記昇圧電源を供給し、前記昇圧電源から生
成した内部電源電圧を内部電源電圧として供給すること
を特徴とする。
【００５４】請求項１０に記載された発明は、請求項８
又は９記載のテスト方法において、テスト時の電源回路
と、通常動作時の電源回路との切り替えを、外部から供
給されたテスト信号に基づいて行うことを特徴とする。
又は９記載のテスト方法において、テスト時の電源回路
と、通常動作時の電源回路との切り替えを、外部から供
給されたテスト信号に基づいて行うことを特徴とする。
【００５５】請求項８〜１０記載の発明は、請求項１〜
７記載の昇圧電源ラインに印加する電圧を変動させて行
うテストが可能な半導体集積回路に適したテスト方法で
ある。
７記載の昇圧電源ラインに印加する電圧を変動させて行
うテストが可能な半導体集積回路に適したテスト方法で
ある。
【００５６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図９は、昇圧電源ラインに印加
する電圧を変動させて行うテストが可能な半導体集積回
路図である。
て図面と共に説明する。図９は、昇圧電源ラインに印加
する電圧を変動させて行うテストが可能な半導体集積回
路図である。
【００５７】図９の回路は、外部電源接続端子１０１、
第１の発振器１０２、第２の発振器１０３、第１の昇圧
回路１０４、第２の昇圧回路１０５、Ｖｐｐ検出回路１
０６、メモリコア１０７、降圧電源１０８、スイッチＳ
ＷＡ及びスイッチＳＷＢから構成されている。なお、図
９におけるＴＥＳＴフラグ信号は、例えば、図１０に示
すように、論理回路３から、電源回路４へ出力される信
号であり、試験コマンド及び所定のアドレスが、ＣＰＵ
から供給された場合に、論理回路３が発生する信号であ
る。
第１の発振器１０２、第２の発振器１０３、第１の昇圧
回路１０４、第２の昇圧回路１０５、Ｖｐｐ検出回路１
０６、メモリコア１０７、降圧電源１０８、スイッチＳ
ＷＡ及びスイッチＳＷＢから構成されている。なお、図
９におけるＴＥＳＴフラグ信号は、例えば、図１０に示
すように、論理回路３から、電源回路４へ出力される信
号であり、試験コマンド及び所定のアドレスが、ＣＰＵ
から供給された場合に、論理回路３が発生する信号であ
る。
【００５８】通常時においては、ＴＥＳＴフラグ信号
が、ローレベルの信号「Ｌ」であり、スイッチＳＷＡは
オン、スイッチＳＷＢはオフとなり、第１の発振器１０
２はアクティブ、第２の発振器１０３はスタンバイ、第
１の昇圧回路１０４はアクティブ、第２の昇圧回路１０
５はスタンバイとなる。また、スイッチＳＷＡがオンと
なり、Ｖｐｐ検出回路１０６の出力がアクティブとな
る。その結果、通常時において、メモリコア１０７及び
降圧電源１０８には、同じ第１の昇圧回路１０４の出力
が供給されている。
が、ローレベルの信号「Ｌ」であり、スイッチＳＷＡは
オン、スイッチＳＷＢはオフとなり、第１の発振器１０
２はアクティブ、第２の発振器１０３はスタンバイ、第
１の昇圧回路１０４はアクティブ、第２の昇圧回路１０
５はスタンバイとなる。また、スイッチＳＷＡがオンと
なり、Ｖｐｐ検出回路１０６の出力がアクティブとな
る。その結果、通常時において、メモリコア１０７及び
降圧電源１０８には、同じ第１の昇圧回路１０４の出力
が供給されている。
【００５９】試験時においては、ＴＥＳＴフラグ信号
が、ハイレベルの信号「Ｈ」となり、スイッチＳＷＡは
オフ、スイッチＳＷＢはオンとなり、第１の発振器１０
２はスタンバイ、第２の発振器１０３はアクティブ、第
１の昇圧回路１０４はスタンバイ、第２の昇圧回路１０
５はアクティブとなる。また、スイッチＳＷＢがオンと
なり、Ｖｐｐ検出回路１０６の出力がアクティブとな
る。その結果、試験時において、メモリコア１０７に
は、外部電源接続端子１０１を介して、電圧が変動する
外部電源が接続され、降圧電源１０８には、第２の昇圧
回路１０５の出力が供給されている。
が、ハイレベルの信号「Ｈ」となり、スイッチＳＷＡは
オフ、スイッチＳＷＢはオンとなり、第１の発振器１０
２はスタンバイ、第２の発振器１０３はアクティブ、第
１の昇圧回路１０４はスタンバイ、第２の昇圧回路１０
５はアクティブとなる。また、スイッチＳＷＢがオンと
なり、Ｖｐｐ検出回路１０６の出力がアクティブとな
る。その結果、試験時において、メモリコア１０７に
は、外部電源接続端子１０１を介して、電圧が変動する
外部電源が接続され、降圧電源１０８には、第２の昇圧
回路１０５の出力が供給されている。
【００６０】図９の回路によれば、低消費電力で、かつ
確実な動作マージン試験が可能な半導体集積回路を提供
することができる。
確実な動作マージン試験が可能な半導体集積回路を提供
することができる。
【００６１】図１１に図９における第１の発振器１０２
及び第２の発振器１０３の詳細の例を示す。第１の発振
器１０２及び第２の発振器１０３は、帰還型の発振器で
あり、第１の発振器１０２は、ナンド回路１３３、イン
バータ１３４１〜インバータ１３４Ｎから構成され、第
２の発振器１０３は、ナンド回路１３１、インバータ１
３２１〜インバータ１３２Ｍから構成されている。ナン
ド回路１３３の入力の全てに、ハイレベルの信号「Ｈ」
が印加されると、第１の発振器１０２が発振し、ナンド
回路１３１の入力の全てに、ハイレベルの信号「Ｈ」が
印加されると、第２の発振器１０２が発振する。
及び第２の発振器１０３の詳細の例を示す。第１の発振
器１０２及び第２の発振器１０３は、帰還型の発振器で
あり、第１の発振器１０２は、ナンド回路１３３、イン
バータ１３４１〜インバータ１３４Ｎから構成され、第
２の発振器１０３は、ナンド回路１３１、インバータ１
３２１〜インバータ１３２Ｍから構成されている。ナン
ド回路１３３の入力の全てに、ハイレベルの信号「Ｈ」
が印加されると、第１の発振器１０２が発振し、ナンド
回路１３１の入力の全てに、ハイレベルの信号「Ｈ」が
印加されると、第２の発振器１０２が発振する。
【００６２】テストフラグ信号が第２の発振器１０３へ
供給され、反転したテストフラグ信号が第１の発振器１
０２に供給されている。また、図８に示されているよう
なＶｐｐ検出回路の出力Ｖｄｅｔが、第１の発振器１０
２及び第２の発振器１０３に供給されている。
供給され、反転したテストフラグ信号が第１の発振器１
０２に供給されている。また、図８に示されているよう
なＶｐｐ検出回路の出力Ｖｄｅｔが、第１の発振器１０
２及び第２の発振器１０３に供給されている。
【００６３】従って、Ｖｄｅｔ信号が、「Ｈ」信号のと
きであって、テストフラグ信号が「Ｈ」信号の場合は、
テスト時であって、第２の発振器１０３が発振して、そ
の出力が、第２の昇圧回路１０５へ供給される。一方、
Ｖｄｅｔ信号が、「Ｈ」信号のときであって、テストフ
ラグ信号が「Ｌ」信号の場合は、通常時であって、第１
の発振器１０２が発振して、その出力が、第１の昇圧回
路１０４へ供給される。
きであって、テストフラグ信号が「Ｈ」信号の場合は、
テスト時であって、第２の発振器１０３が発振して、そ
の出力が、第２の昇圧回路１０５へ供給される。一方、
Ｖｄｅｔ信号が、「Ｈ」信号のときであって、テストフ
ラグ信号が「Ｌ」信号の場合は、通常時であって、第１
の発振器１０２が発振して、その出力が、第１の昇圧回
路１０４へ供給される。
【００６４】図１２に、図９における第１の昇圧回路１
０４及び第２の昇圧回路１０５の例を示す。図１２にお
いて、（Ａ）は昇圧回路の構成を示し、（Ｂ）は昇圧回
路における第１のスイッチのオン／オフのタイミングを
示し、(Ｃ)は昇圧回路における第１のノードの電位を示
し、(Ｄ)は昇圧回路における第２のノードの電位を示
し、(Ｆ)は第２のスイッチのオン／オフのタイミングを
示し、(Ｇ)は昇圧回路の出力Ｖｐｐの電位を示す。な
お、第１及び第２のスイッチのタイミングは、例えば、
図１１に示されている発振器の出力によって行なわれ
る。
０４及び第２の昇圧回路１０５の例を示す。図１２にお
いて、（Ａ）は昇圧回路の構成を示し、（Ｂ）は昇圧回
路における第１のスイッチのオン／オフのタイミングを
示し、(Ｃ)は昇圧回路における第１のノードの電位を示
し、(Ｄ)は昇圧回路における第２のノードの電位を示
し、(Ｆ)は第２のスイッチのオン／オフのタイミングを
示し、(Ｇ)は昇圧回路の出力Ｖｐｐの電位を示す。な
お、第１及び第２のスイッチのタイミングは、例えば、
図１１に示されている発振器の出力によって行なわれ
る。
【００６５】動作を説明する。
まず、Ｔ１期間、第１のスイッチをオン状態とし、第
２のノードを外部電源電圧ＶＤＤによりプリチャージす
る。 その後、第１のスイッチをオフ状態（Ｔ２期間）と
し、外部電源電圧ＶＤＤを切り離す。 その後、第１のノードにハイレベルの信号「Ｈ」を印
加（Ｔ５期間）し、第２のノードをポンピングする。 また、第１のノードをハイレベルの信号「Ｈ」を印加
するのとほぼ同時期に、第２のスイッチをオン状態（Ｔ
３期間）とし、第２のノードの電位をＶｐｐとして、昇
圧回路から出力する。 第２のスイッチをオフ状態にする（Ｔ４期間）。 上記〜を繰り返す。
２のノードを外部電源電圧ＶＤＤによりプリチャージす
る。 その後、第１のスイッチをオフ状態（Ｔ２期間）と
し、外部電源電圧ＶＤＤを切り離す。 その後、第１のノードにハイレベルの信号「Ｈ」を印
加（Ｔ５期間）し、第２のノードをポンピングする。 また、第１のノードをハイレベルの信号「Ｈ」を印加
するのとほぼ同時期に、第２のスイッチをオン状態（Ｔ
３期間）とし、第２のノードの電位をＶｐｐとして、昇
圧回路から出力する。 第２のスイッチをオフ状態にする（Ｔ４期間）。 上記〜を繰り返す。
【００６６】図１３に、図９におけるスイッチＳＷＡ及
びスイッチＳＷＢから構成されている切り替え手段の例
を示す。
びスイッチＳＷＢから構成されている切り替え手段の例
を示す。
【００６７】図１３の切り替え手段は、ｐＭＯＳ１４
１、ｐＭＯＳ１４２、ｎＭＯＳ１４３、ｐＭＯＳ１４
４、ｐＭＯＳ１４５、ｐＭＯＳ１４６、ｎＭＯＳ１４
７、ｐＭＯＳ１４８、ｎＭＯＳ１４９、ｐＭＯＳ１５０
及びｎＭＯＳ１５１から構成されている。ｐＭＯＳ１４
４のソース電極には、例えば、図９における第１の昇圧
回路１０４及び外部電源接続端子１０１が接続され、第
１の昇圧回路１０４の出力又は外部電源電圧Ｖｐｐ１が
印加され、ｐＭＯＳ１４１のソース電極には、例えば、
図９における第２の昇圧回路１０５が接続されている。
また、ｎＭＯＳ１４３及びｎＭＯＳ１４９のゲート電極
には、テストフラグ信号が印加され、ｎＭＯＳ１４７及
びｎＭＯＳ１５１のゲート電極には、反転したテストフ
ラグ信号が印加されている。ｐＭＯＳ１４４及びｐＭＯ
Ｓ１４５は、例えば、図９におけるスイッチＳＷＡに相
当し、ｐＭＯＳ１４１は、例えば、図９におけるスイッ
チＳＷＢに相当する。図１３の出力信号ＶＰＰＲは、例
えば、図９における降圧電源１０８に供給される。な
お、ｐＭＯＳ１４２及びｐＭＯＳ１４６は、ｐＭＯＳ１
４１及びｐＭＯＳ１４５へ、ゲート信号を印加するとき
の、レベルシフト回路として機能する。同様に、ｐＭＯ
Ｓ１４８及びｐＭＯＳ１５０は、ｐＭＯＳ１４４へ、ゲ
ート信号を印加するときの、レベルシフト回路として機
能する。
１、ｐＭＯＳ１４２、ｎＭＯＳ１４３、ｐＭＯＳ１４
４、ｐＭＯＳ１４５、ｐＭＯＳ１４６、ｎＭＯＳ１４
７、ｐＭＯＳ１４８、ｎＭＯＳ１４９、ｐＭＯＳ１５０
及びｎＭＯＳ１５１から構成されている。ｐＭＯＳ１４
４のソース電極には、例えば、図９における第１の昇圧
回路１０４及び外部電源接続端子１０１が接続され、第
１の昇圧回路１０４の出力又は外部電源電圧Ｖｐｐ１が
印加され、ｐＭＯＳ１４１のソース電極には、例えば、
図９における第２の昇圧回路１０５が接続されている。
また、ｎＭＯＳ１４３及びｎＭＯＳ１４９のゲート電極
には、テストフラグ信号が印加され、ｎＭＯＳ１４７及
びｎＭＯＳ１５１のゲート電極には、反転したテストフ
ラグ信号が印加されている。ｐＭＯＳ１４４及びｐＭＯ
Ｓ１４５は、例えば、図９におけるスイッチＳＷＡに相
当し、ｐＭＯＳ１４１は、例えば、図９におけるスイッ
チＳＷＢに相当する。図１３の出力信号ＶＰＰＲは、例
えば、図９における降圧電源１０８に供給される。な
お、ｐＭＯＳ１４２及びｐＭＯＳ１４６は、ｐＭＯＳ１
４１及びｐＭＯＳ１４５へ、ゲート信号を印加するとき
の、レベルシフト回路として機能する。同様に、ｐＭＯ
Ｓ１４８及びｐＭＯＳ１５０は、ｐＭＯＳ１４４へ、ゲ
ート信号を印加するときの、レベルシフト回路として機
能する。
【００６８】動作を説明する。通常動作時は、テストフ
ラグ信号（ＴＥＳＴ）は、ローレベルの信号「Ｌ」であ
る。その結果、ｎＭＯＳ１４３及びｎＭＯＳ１４９はオ
フ状態となり、ｎＭＯＳ１４７及びｎＭＯＳ１５１はオ
ン状態となる。ｎＭＯＳ１４７及びｎＭＯＳ１５１のド
レイン電極がローレベルとなるので、ｐＭＯＳ１４４及
びｐＭＯＳ１４５はオン状態となる。一方、ｎＭＯＳ１
４３がオフ状態となることから、ｎＭＯＳ１４３のドレ
イン電極がハイレベルとなり、ｐＭＯＳ１４１はオフ状
態となる。
ラグ信号（ＴＥＳＴ）は、ローレベルの信号「Ｌ」であ
る。その結果、ｎＭＯＳ１４３及びｎＭＯＳ１４９はオ
フ状態となり、ｎＭＯＳ１４７及びｎＭＯＳ１５１はオ
ン状態となる。ｎＭＯＳ１４７及びｎＭＯＳ１５１のド
レイン電極がローレベルとなるので、ｐＭＯＳ１４４及
びｐＭＯＳ１４５はオン状態となる。一方、ｎＭＯＳ１
４３がオフ状態となることから、ｎＭＯＳ１４３のドレ
イン電極がハイレベルとなり、ｐＭＯＳ１４１はオフ状
態となる。
【００６９】その結果、出力信号ＶＰＰＲとして、Ｖｐ
ｐ１の電源電圧が出力される。
ｐ１の電源電圧が出力される。
【００７０】テスト時は、テストフラグ信号（ＴＥＳ
Ｔ）は、ハイレベルの信号「Ｈ」である。その結果、ｎ
ＭＯＳ１４３及びｎＭＯＳ１４９はオン状態となり、ｎ
ＭＯＳ１４７及びｎＭＯＳ１５１はオフ状態となる。ｎ
ＭＯＳ１４７及びｎＭＯＳ１５１のドレイン電極がハイ
レベルとなるので、ｐＭＯＳ１４４及びｐＭＯＳ１４５
はオフ状態となる。一方、ｎＭＯＳ１４３がオン状態と
なることから、ｎＭＯＳ１４３のドレイン電極がローレ
ベルとなり、ｐＭＯＳ１４１はオン状態となる。
Ｔ）は、ハイレベルの信号「Ｈ」である。その結果、ｎ
ＭＯＳ１４３及びｎＭＯＳ１４９はオン状態となり、ｎ
ＭＯＳ１４７及びｎＭＯＳ１５１はオフ状態となる。ｎ
ＭＯＳ１４７及びｎＭＯＳ１５１のドレイン電極がハイ
レベルとなるので、ｐＭＯＳ１４４及びｐＭＯＳ１４５
はオフ状態となる。一方、ｎＭＯＳ１４３がオン状態と
なることから、ｎＭＯＳ１４３のドレイン電極がローレ
ベルとなり、ｐＭＯＳ１４１はオン状態となる。
【００７１】その結果、出力信号ＶＰＰＲとして、Ｖｐ
ｐ２の電源電圧が出力される。
ｐ２の電源電圧が出力される。
【００７２】従来の切り替え手段は、ｐＭＯＳ１４１、
ｐＭＯＳ１４２、ｎＭＯＳ１４３、ｐＭＯＳ１４５、ｐ
ＭＯＳ１４６、ｎＭＯＳ１４７で構成していた。しかし
ながらこの構成では、Ｖｐｐ１≫ＶＰＰＲの場合に、ｐ
ＭＯＳ１４５のバックバイアスが、順方向になり、正常
な印加試験ができないという問題がある。
ｐＭＯＳ１４２、ｎＭＯＳ１４３、ｐＭＯＳ１４５、ｐ
ＭＯＳ１４６、ｎＭＯＳ１４７で構成していた。しかし
ながらこの構成では、Ｖｐｐ１≫ＶＰＰＲの場合に、ｐ
ＭＯＳ１４５のバックバイアスが、順方向になり、正常
な印加試験ができないという問題がある。
【００７３】図１３の回路は、この問題をｐＭＯＳ１４
４を追加して無くした。また、下部のレベルシフトを追
加して、制御動作を確実にさせた。これにより、ｐＭＯ
Ｓ１４５が順方向になることが無くなり、任意の信号を
Ｖｐｐ１として与えることが可能となった。
４を追加して無くした。また、下部のレベルシフトを追
加して、制御動作を確実にさせた。これにより、ｐＭＯ
Ｓ１４５が順方向になることが無くなり、任意の信号を
Ｖｐｐ１として与えることが可能となった。
【００７４】図１４及び図１５を用いて、ＤＲＡＭに適
用した具体例を説明する。図１４は、図１０のメモリコ
アの一部を示す回路図である。センスアンプ回路は、セ
ルアレイＡとセルアレイＢの信号を増幅する。ＢＴ０、
ＢＴ１の線に印加された信号により、センスアンプ回路
が処理するセルアレイが選択される。メモリセルは、ｎ
ＭＯＳ１２１、キャパシタ１２２から構成されている。
ｎＭＯＳ１２１のゲートには、ワード線（ＷＬ）によっ
て、Ｖｐｐが供給される。また、ｎＭＯＳ１２１のソー
スはビット線（ＢＬ）に接続され、ｎＭＯＳ１２１のド
レインにはキャパシタ１２２が接続されている。なお、
キャパシタ１２２の他端には、セルプレート電位が供給
されている。メモリセルの書き込み動作及び読み込み動
作が周知の方法で行われる。ここでは、供給される電源
を中心に説明する。
用した具体例を説明する。図１４は、図１０のメモリコ
アの一部を示す回路図である。センスアンプ回路は、セ
ルアレイＡとセルアレイＢの信号を増幅する。ＢＴ０、
ＢＴ１の線に印加された信号により、センスアンプ回路
が処理するセルアレイが選択される。メモリセルは、ｎ
ＭＯＳ１２１、キャパシタ１２２から構成されている。
ｎＭＯＳ１２１のゲートには、ワード線（ＷＬ）によっ
て、Ｖｐｐが供給される。また、ｎＭＯＳ１２１のソー
スはビット線（ＢＬ）に接続され、ｎＭＯＳ１２１のド
レインにはキャパシタ１２２が接続されている。なお、
キャパシタ１２２の他端には、セルプレート電位が供給
されている。メモリセルの書き込み動作及び読み込み動
作が周知の方法で行われる。ここでは、供給される電源
を中心に説明する。
【００７５】ＰＳＡ線及びＮＳＡ線には、ｐＭＯＳレギ
ュレータ発生電源７１又はｎＭＯＳレギュレータ発生電
源７２で生成された内部電源電圧（Ｖｉｉ）、Ｖｓｓが
供給されている。ビット線（ＢＬ、／ＢＬ）には、ｐＭ
ＯＳ１１１、ｐＭＯＳ１１２、ｎＭＯＳ１１３及びｎＭ
ＯＳ１１４を介して、内部電源電圧（Ｖｉｉ）、Ｖｓｓ
が供給される。ＢＲＳ線に印加された制御信号に基づい
て、所定のタイミングで、ＶＰＲ線のプリチャージ電位
Ｖｐｒが、ビット線（ＢＬ、／ＢＬ）に与えられる。
ュレータ発生電源７１又はｎＭＯＳレギュレータ発生電
源７２で生成された内部電源電圧（Ｖｉｉ）、Ｖｓｓが
供給されている。ビット線（ＢＬ、／ＢＬ）には、ｐＭ
ＯＳ１１１、ｐＭＯＳ１１２、ｎＭＯＳ１１３及びｎＭ
ＯＳ１１４を介して、内部電源電圧（Ｖｉｉ）、Ｖｓｓ
が供給される。ＢＲＳ線に印加された制御信号に基づい
て、所定のタイミングで、ＶＰＲ線のプリチャージ電位
Ｖｐｒが、ビット線（ＢＬ、／ＢＬ）に与えられる。
【００７６】図１５に基づいて、読み出し動作を簡単に
説明する。 センスアンプ非活性時に、ビット線をＶｐｒレベルに
制御するために、ＢＲＳ線にＢＲＳ信号を供給する。 左右のセルアレイで共有されているセンスアンプ回路
のセルアレイ接続を、ＢＴ０、ＢＴ１の線に印加された
信号により選択する。 メモリセルのキャパシタ１２２のデータを読み出し要
求に基づいて、論理回路が要求信号を生成し、これによ
り、ワード線のＷＬ信号が活性化されて、Ｖｐｐレベル
となる。 ｎＭＯＳ１２１のゲートにＶｐｐが印加されると、キ
ャパシタ１２２の電荷（データ）が読み出される
（Ｘ）。 ＰＳＡ線及びＮＳＡ線から供給されたＶｉｉ及びＶｓ
ｓの信号により、ビット線（ＢＬ、／ＢＬ）には、増幅
されたデータが得られる（Ｙ）。 読み出されたデータが、ＤＢ線により出力される。
説明する。 センスアンプ非活性時に、ビット線をＶｐｒレベルに
制御するために、ＢＲＳ線にＢＲＳ信号を供給する。 左右のセルアレイで共有されているセンスアンプ回路
のセルアレイ接続を、ＢＴ０、ＢＴ１の線に印加された
信号により選択する。 メモリセルのキャパシタ１２２のデータを読み出し要
求に基づいて、論理回路が要求信号を生成し、これによ
り、ワード線のＷＬ信号が活性化されて、Ｖｐｐレベル
となる。 ｎＭＯＳ１２１のゲートにＶｐｐが印加されると、キ
ャパシタ１２２の電荷（データ）が読み出される
（Ｘ）。 ＰＳＡ線及びＮＳＡ線から供給されたＶｉｉ及びＶｓ
ｓの信号により、ビット線（ＢＬ、／ＢＬ）には、増幅
されたデータが得られる（Ｙ）。 読み出されたデータが、ＤＢ線により出力される。
【００７７】なお、図９では、第１の昇圧回路１０４及
び第２の昇圧回路１０５を用いた例を説明したが、図１
６のように、第２の昇圧回路１０５を除去しても実施可
能である。
び第２の昇圧回路１０５を用いた例を説明したが、図１
６のように、第２の昇圧回路１０５を除去しても実施可
能である。
【００７８】
【発明の効果】上述の如く本発明によれば、低消費電力
で、かつ確実な動作マージン試験が可能な半導体集積回
路及び半導体集積回路のテスト方法を提供することがで
きる。
で、かつ確実な動作マージン試験が可能な半導体集積回
路及び半導体集積回路のテスト方法を提供することがで
きる。
【００７９】
【図１】従来の半導体集積回路を説明するための図であ
る。
る。
【図２】電源回路が供給する電源を説明するための図で
ある。
ある。
【図３】外部電源を投入時の降圧電源、昇圧電源、プリ
チャージ電源及び負電源から出力される電圧の関係を説
明するための図である。
チャージ電源及び負電源から出力される電圧の関係を説
明するための図である。
【図４】参照電圧発生器における参照電圧の発生回路を
説明するための図である。
説明するための図である。
【図５】ｐＭＯＳレギュレータ発生電源の例を説明する
ための図である。
ための図である。
【図６】ｎＭＯＳレギュレータ発生電源の例を説明する
ための図である。
ための図である。
【図７】メモリコア用Ｖｐｐ発生回路と降圧電源用のＶ
ｐｐ発生回路を設けた従来例を説明するための図であ
る。
ｐｐ発生回路を設けた従来例を説明するための図であ
る。
【図８】図７で用いられるＶｐｐ検出回路の例を説明す
るための図である。
るための図である。
【図９】本実施の形態を説明するためのブロック構成図
（その１）の例である
（その１）の例である
【図１０】テストフラグ信号を説明するための図であ
る。
る。
【図１１】発振器の例を説明するための図である。
【図１２】昇圧回路の例を説明するための図である。
【図１３】切り替え手段の例を説明するための図であ
る。
る。
【図１４】ＤＲＡＭに適用した具体例を説明するための
図である。
図である。
【図１５】読み出し動作を説明するための図である。
【図１６】本実施の形態を説明するための要部に係るブ
ロック構成図（その２）の例である
ロック構成図（その２）の例である
１ メモリコア
２ インタフェース回路
３ 論理回路
４ 電源回路
５ 半導体集積回路（ＤＲＡＭ）
６ 内部回路
１１ 参照電圧発生器
１２、７２、１０８ 降圧電源
１３ 昇圧電源
１４ プリチャージ電源
１５ 負電圧源
５７ 第１のドライバ
５８ 差動増幅器
６１ 第２のドライバ
６２ Ｖｔｈキャンセラ
７１ 降圧電源用Ｖｐｐ発生回路
７４、１０７ メモリコア
８１、１０６ Ｖｐｐ検出回路
８２ Ｖｐｐ発生用発振回路
８３ 昇圧回路
１０１ 外部電源接続端子
１０２ 第１の発振器
１０３ 第２の発振器
１０４ 第１の昇圧回路
１０５ 第２の昇圧回路
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０１Ｒ 31/28 Ｂ
Ｆターム(参考） 2G132 AA01 AA08 AB06 AD01 AK07
AL11
5H420 NB02 NB16 NC02 NC26 NE26
5L106 AA01 DD11 DD36 EE08 FF01
GG05
5M024 AA04 AA37 AA91 BB28 BB29
BB40 DD85 FF02 FF03 FF12
FF22 FF27 GG05 HH09 LL17
MM04 PP01 PP02 PP03 PP07
Claims (10)
- 【請求項１】 昇圧電源ラインに印加する電圧を変動さ
せて行うテストが可能な半導体集積回路において、 前記昇圧電源ラインに接続されている外部電源接続端子
と、第１の昇圧電源と、第２の昇圧電源と、内部電源電
圧生成回路とを有し、 テスト時、外部電源を前記外部電源接続端子に接続し、
前記内部電源電圧生成回路は、前記第２の昇圧電源から
電源の供給を受けて内部電源電圧を生成することを特徴
とする半導体集積回路。 - 【請求項２】 通常動作時、前記昇圧電源ラインに前記
第１の昇圧電源から電源を供給し、前記内部電源電圧生
成回路は、前記第１の昇圧電源から電源の供給を受けて
内部電源電圧を生成することを特徴とする請求項１記載
の半導体集積回路。 - 【請求項３】 テスト時、前記第１の昇圧電源をスタン
バイ状態とすることを特徴とする請求項１又は２記載の
半導体集積回路。 - 【請求項４】 前記外部電源接続端子と前記内部電源電
圧生成回路間と、前記第２の昇圧電源と前記内部電源電
圧生成回路間との間に、第１及び第２のスイッチを有
し、 テスト時、前記第１のスイッチを開き、且つ、前記第２
のスイッチを閉じ、 通常動作時、前記第１のスイッチを閉じ、且つ、前記第
２のスイッチを開くことを特徴とする請求項１ないし３
いずれか一項記載の半導体集積回路。 - 【請求項５】 前記第１及び第２のスイッチ及び前記第
１の昇圧電源をスタンバイとする制御を、外部から供給
されたテスト信号に基づいて行うことを特徴とする請求
項３又は４記載の半導体集積回路。 - 【請求項６】 前記第１のスイッチは、ＭＯＳトランジ
スタの２段構成とし、該ＭＯＳトランジスタの各ゲート
には、レベルシフトした制御信号が印加されることを特
徴とする請求項４又は５記載の半導体集積回路。 - 【請求項７】 昇圧電源ラインに印加する電圧を変動さ
せて行うテストが可能な半導体集積回路において、 前記昇圧電源ラインに接続されている外部電源接続端子
と、昇圧電源と、内部電源電圧生成回路とを有し、 テスト時、前記昇圧電源と前記昇圧電源ライン間の接続
を切断して、外部電源を前記外部電源接続端子に接続
し、更に、前記内部電源電圧生成回路は、前記昇圧電源
から電源の供給を受けて内部電源電圧を生成することを
特徴とする半導体集積回路。 - 【請求項８】 昇圧電源と、該昇圧電源が供給される昇
圧電源ラインとを有する半導体集積回路における前記昇
圧電源ラインに印加する電圧を変動させて行うテスト方
法において、 テスト時には、前記昇圧電源ラインに接続されている外
部電源接続端子を介して外部電源電圧を供給し、更に、
前記昇圧電源とは別の半導体集積回路に設けられた昇圧
電源から生成した内部電源電圧を内部電源電圧として供
給することを特徴とするテスト方法。 - 【請求項９】 通常動作時には、前記昇圧電源ラインに
前記昇圧電源を供給し、前記昇圧電源から生成した内部
電源電圧を内部電源電圧として供給することを特徴とす
る請求項８記載のテスト方法。 - 【請求項１０】 テスト時の電源回路と、通常動作時の
電源回路との切り替えを、外部から供給されたテスト信
号に基づいて行うことを特徴とする請求項８又は９記載
のテスト方法。
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|---|---|---|---|
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| US3793615A (en) * | 1970-11-04 | 1974-02-19 | Gen Electric | Oxidation-resistant lead-in conductors for electrical devices |
| US4918353A (en) * | 1987-09-29 | 1990-04-17 | General Electric Company | Reflector and lamp combination |
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| JP3839873B2 (ja) * | 1996-07-03 | 2006-11-01 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
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2002
- 2002-10-22 US US10/274,602 patent/US6759866B2/en not_active Expired - Fee Related
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