CN116047276B - 一种半导体芯片测试电路和测试方法 - Google Patents

Abstract

本申请包括一种半导体芯片测试电路和测试方法，具体涉及电路测试技术领域。在该测试电路中，电源电压端通过功率开关管连接至第一节点；第一节点通过第一电阻连接至第二节点；第二节点通过第二电阻连接至半导体芯片的第二引脚；电源电压端还依次通过第一电流镜的第一支路、第一开关管以及第一电流源接地；电源电压端还依次通过第一电流镜的第二支路连接至第三节点；第三节点通过第二电流源接地；使能节点与第一控制逻辑模块连接；半导体芯片的第一引脚还通过第三开关连接至第一测试节点；第三节点接入第二控制逻辑模块；上述测试电路无需占用芯片的功能引脚，通过控制第一电流源的大小等即可实现对半导体芯片内部节点的测试。

Description

一种半导体芯片测试电路和测试方法

技术领域

本发明涉及电路测试技术领域，具体涉及一种半导体芯片测试电路和测试方法。

背景技术

图1示出了本领域中半导体芯片内部通常必须包括的基本电路框图，其中基准电压模块bg用于产生基准电压vref，A1为第一运算放大器，Mp为功率开关管，第一电阻rf1和第二电阻rf2为分压电阻，控制逻辑模块1用于输出若干逻辑信号来控制其它模块的打开或者关闭；此时，en信号输入到控制逻辑模块1中，用来控制半导体芯片的开关机，例如，当en信号为低电平时，控制逻辑模块1会将功率开关管Mp的栅极电压vg拉到电源电压端vdd，从而使功率开关管Mp关断，同时，控制逻辑模块1也输出相应的关断信号，将基准电压模块bg和第一运算放大器A1关断；反之，当en信号为高电平时，各个模块和器件均正常工作，从而使得半导体芯片处于正常工作状态，在半导体芯片封装好之后，其中的某些节点（例如与vdd，gnd，en，vo和fb等相连的节点）会被引出来作为芯片的引脚，如图2所示，图2示出了半导体芯片封装后的引脚图。

在对封装好的半导体芯片进行测试时，要么将封装拆下，露出晶圆后，通过在晶圆上设置的测试点，对半导体芯片进行测试分析，要么通过芯片上单独设置的测试引脚对芯片内部的某些关键节点的电压进行测试。

但上述方案中，将封装拆下进行测试操作流程复杂，测试成本高，且容易损坏晶圆，而通过芯片上单独设置的测试引脚进行测试则需要占用芯片为数不多的功能引脚。

发明内容

本申请实施例提供了一种半导体芯片测试电路和测试方法，无需占用芯片的功能引脚，操作流程简单，测试成本低，且不会损坏晶圆。

一方面，提供了一种半导体芯片测试电路，在所述测试电路中，电源电压端vdd通过功率开关管连接至第一节点；所述第一节点通过第一电阻连接至第二节点；所述第二节点通过第二电阻连接至所述半导体芯片的第二引脚以接地；所述第二节点还连接至所述半导体芯片的第三引脚；

所述电源电压端vdd还依次通过第一电流镜的第一支路、第一开关管以及第一电流源接地；所述第一节点还通过所述第一电流源接地；所述电源电压端vdd还依次通过第一电流镜的第二支路连接至第三节点；所述第三节点通过第二电流源接地；

所述半导体芯片的第一引脚通过第二开关连接至使能节点；所述使能节点通过第一开关接地；所述使能节点与第一控制逻辑模块连接；所述半导体芯片的第一引脚还通过第三开关连接至第一测试节点；

所述第三节点接入第二控制逻辑模块；所述第二控制逻辑模块用于根据第三节点的电平分别控制第一开关、第二开关、第三开关、与第一测试节点相关的模块以及功率开关管的工作状态；所述第一控制逻辑模块用于根据使能节点的电平控制与第一测试节点相关的模块以及功率开关管的工作状态。

在一种可能的实现方式中，所述测试电路中还包括第一运算放大器以及基准电压模块，所述第一运算放大器的反相输入端还连接至所述基准电压模块；所述第一运算放大器的输出端连接至功率开关管的控制端；所述第一运算放大器的同相输入端连接至所述第二节点。

在一种可能的实现方式中，所述第一测试节点连接至所述基准电压模块的输出端；

所述与第一测试节点相关的模块为第一运算放大器以及基准电压模块。

在一种可能的实现方式中，当所述使能节点为低电平时，所述第一控制逻辑模块将所述功率开关管、第一运算放大器、基准电压模块以及与第二测试节点相关的模块关断。

在一种可能的实现方式中，所述第三节点依次通过第一反相器以及第二反相器接入所述第二控制逻辑模块。

在一种可能的实现方式中，当所述第三节点为低电平时，所述第二控制逻辑模块控制第一开关断开、第二开关导通、第三开关断开；

当所述第三节点为高电平时，所述第二控制逻辑模块控制第一开关导通、第二开关断开、第三开关导通、功率开关管断开，并控制所述基准电压模块与第一运算放大器正常工作。

在一种可能的实现方式中，当所述半导体芯片处于测试工作状态时，所述第一电流源流经的第一电流大于第二电流源流经的第二电流。

在一种可能的实现方式中，所述第一开关、第二开关、第三开关、第一控制逻辑模块、基准电压模块、第一开关管、功率开关管、第一电阻、第二电阻、第一电流镜、第二电流源以及第二控制逻辑模块均位于半导体芯片内部；

所述第一电流源为所述半导体芯片的外接电流源。

又一方面，提供了一种半导体芯片测试电路，在所述半导体芯片测试电路中，电源电压端vdd通过功率开关管连接至第一节点；所述第一节点通过第一电阻连接至第二节点；所述第二节点通过第二电阻连接至所述半导体芯片的第二引脚以接地；所述第二节点还连接至所述半导体芯片的第三引脚；

所述电源电压端vdd还依次通过第一电流镜的第一支路、第一开关管以及第一电流源接地；所述第一节点还通过所述第一电流源接地；所述电源电压端vdd还依次通过第一电流镜的第二支路连接至第三节点；所述第三节点通过第二电流源接地；

所述半导体芯片的第一引脚通过第二开关连接至使能节点；所述使能节点通过第一开关接地；所述使能节点与第一控制逻辑模块连接；所述半导体芯片的第一引脚还通过第三开关连接至第一测试节点；

所述半导体芯片内部还包括第二测试节点；所述第二测试节点通过第四开关连接至所述第一引脚；

所述电源电压端还通过所述第一电流镜的第三支路连接至第四节点；所述第四节点通过第三电流源接地；所述第三节点与所述第四节点分别接入第三控制逻辑模块；所述第三控制逻辑模块用于根据第三节点的电平以及第四节点的电平分别控制第一开关、第二开关、第三开关、第四开关、与第一测试节点相关的模块、与第二测试节点相关的模块以及功率开关管的工作状态；所述第一控制逻辑模块用于根据使能节点的电平控制与第一测试节点相关的模块、与第二测试节点相关的模块以及功率开关管的工作状态。

在一种可能的实现方式中，所述测试电路中还包括第一运算放大器以及基准电压模块，所述第一运算放大器的反相输入端还连接至所述基准电压模块；所述第一运算放大器的输出端连接至功率开关管的控制端；所述第一运算放大器的同相输入端连接至所述第二节点。

在一种可能的实现方式中，所述第一测试节点连接至所述基准电压模块的输出端；

所述与第一测试节点相关的模块为第一运算放大器以及基准电压模块。

在一种可能的实现方式中，当所述使能节点为低电平时，所述第一控制逻辑模块将所述功率开关管、第一运算放大器、基准电压模块以及与第二测试节点相关的模块关断。

在一种可能的实现方式中，所述第四节点依次通过第三反相器以及第四反相器连接至所述第三控制逻辑模块；

所述第三节点依次通过第五反相器以及第六反相器接入所述第三控制逻辑模块。

在一种可能的实现方式中，当所述第三节点与第四节点均为低电平时，所述第三控制逻辑模块用于控制第一开关关断、第二开关导通、第三开关关断、第四开关关断；

当所述第三节点为高电平、第四节点为低电平时，所述第三控制逻辑模块用于控制第一开关导通、第二开关断开、第三开关导通、第四开关断开、功率开关管关断，并控制所述基准电压模块以及所述第一运算放大器正常工作；

当所述第三节点与所述第四节点均为高电平时，所述第三控制逻辑模块用于控制所述第一开关导通、第二开关断开、第三开关断开、第四开关导通、功率开关管关断，并控制所与第二测试节点相关的模块正常工作。

在一种可能的实现方式中，所述第三电流源流经的电流大于所述第二电流源流经的电流。

在一种可能的实现方式中，当所述半导体芯片处于对第一测试节点进行测试的工作状态时，所述第一电流源流经的第一电流大于第二电流源流经的第二电流，且小于第三电流源流经的第三电流；

当所述半导体芯片处于对第二测试节点进行测试的工作状态时，所述第二电流源流经的第二电流大于第二电流源流经的第二电流，且大于第三电流源流经的第三电流。

在一种可能的实现方式中，所述第一开关、第二开关、第三开关、第四开关、第一控制逻辑模块、基准电压模块、第一开关管、功率开关管、第一电阻、第二电阻、第一电流镜、第二电流源、第三电流源以及第三控制逻辑模块均位于半导体芯片内部；

所述第一电流源为所述半导体芯片的外接电流源。

再一方面，提供一种半导体芯片测试方法，所述方法包括如下步骤：

向半导体芯片的第一引脚输入低电平电压，以将使能节点电压拉低；

向所述半导体芯片的第三引脚输入高电平电压后，将第一电流源的流经电流调至大于第二电流源的流经电流；

在所述第一引脚处检测所述第一测试节点的电压。

又一方面，提供了一种半导体芯片测试方法，所述方法包括如下步骤：

向半导体芯片的第一引脚输入低电平电压，以将使能节点电压拉低；

当向所述半导体芯片的第三引脚输入高电平电压后，将第一电流源的流经电流调至大于第二电流源的流经电流且小于第三电流源的流经电流时，在所述第一引脚处检测所述第一测试节点的电压；

当向所述半导体芯片的第三引脚输入高电平电压后，将所述第一电流源的流经电流调至大于第二电流源的流经电流且大于第三电流源的流经电流时，在所述第一引脚处检测所述第二测试节点的电压。

本申请提供的技术方案可以包括以下有益效果：

在本申请所涉及的电路中，通过第一引脚上的电平可以使第一控制逻辑模块输出控制信号以控制功率开关管、与第一测试节点相关的模块以及与第二测试节点相关的模块处于关断状态，再通过控制第三引脚上的电平以及第一电流源的输出来控制第三控制逻辑模块的输出，以控制第一开关、第二开关、第三开关、第四开关、与第一测试节点相关的模块、与第二节点相关的模块的工作状态，最终使得半导体芯片处于测试工作状态，此时第一测试节点或第二测试节点与第一引脚相连，通过第一引脚即可以测量得到第一测试节点处或第二测试节点处的电压值。即上述测试电路和测试方法无需占用芯片的功能引脚，通过控制第一电流源的大小等即可实现对半导体芯片内部节点的测试，操作流程简单，测试成本低，且不会损坏晶圆；

并且本申请还可以通过设置更多组电流源和开关，通过调节第一电流源的大小，实现对半导体芯片内部的任意节点电压进行测试。

附图说明

为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出了本领域现有技术中半导体芯片内部通常必须包括的基本电路框图。

图2示出了现有技术中半导体芯片封装后的引脚图。

图3是根据本申请一个示例性实施例示出的一种半导体芯片测试电路的结构示意图。

图4示出了一种处于测试工作状态的半导体芯片的电路结构。

图5示出了本申请实施例涉及的一种半导体芯片测试方法的方法逻辑图。

图6是根据本申请一个示例性实施例示出的一种半导体芯片测试电路的结构示意图。

图7示出了一种处于测试工作状态的半导体芯片电路结构。

图8示出了一种处于测试工作状态的半导体芯片电路结构。

图9示出了本申请实施例涉及的一种半导体芯片测试方法的方法逻辑图。

具体实施方式

下面将结合附图对本申请的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

图3是根据本申请一个示例性实施例示出的一种半导体芯片测试电路的结构示意图。

在该测试电路中，电源电压端vdd通过功率开关管Mp连接至第一节点；该第一节点通过第一电阻rf1连接至第二节点；该第二节点通过第二电阻rf2连接至该半导体芯片的第二引脚gnd以接地；该第二节点还连接至该半导体芯片的第三引脚fb；

该电源电压端vdd还依次通过第一电流镜的第一支路、第一开关管Ma以及第一电流源接地；该第一节点还通过该第一电流源接地；该电源电压端vdd还依次通过第一电流镜的第二支路连接至第三节点；该第三节点通过第二电流源接地；

该半导体芯片的第一引脚通过第二开关s2连接至使能节点（输入en信号的节点）；该使能节点通过第一开关s1接地；该使能节点与第一控制逻辑模块（即图3中控制逻辑模块1）连接；该半导体芯片的第一引脚还通过第三开关连接至第一测试节点（例如在本申请实施例中，该第一测试节点为基准电压模块的输出端，显然，该第一测试节点可以为半导体芯片内部的任一节点，不一定是图1中所示的基本电路框图中的节点）；

该第三节点接入第二控制逻辑模块（即图3中控制逻辑模块2）；该第二控制逻辑模块用于根据第三节点的电平va分别控制第一开关s1、第二开关s2、第三开关s3、与第一测试节点相关的模块以及功率开关管Mp的工作状态；该第一控制逻辑模块用于根据使能节点的电平控制与第一测试节点相关的模块以及功率开关管Mp的工作状态。

可选的，所述第一电流源与半导体芯片的第四引脚相连。

可选的，该测试电路中还包括第一运算放大器A1以及基准电压模块bg，该第一运算放大器A1的反相输入端连接至该基准电压模块bg；该第一运算放大器A1的输出端连接至功率开关管Mp的控制端；该第一运算放大器A1的同相输入端连接至该第二节点。

可选的，该第一测试节点连接至该基准电压模块bg的输出端；

可选的，该与第一测试节点相关的模块为第一运算放大器以及基准电压模块。

可选的，当该使能节点为低电平时，该第一控制逻辑模块将该功率开关管Mp、第一运算放大器A1以及基准电压模块bg关断。

可选的，该第三节点依次通过第一反相器inv1以及第二反相器inv2接入该第二控制逻辑模块。

可选的，当该第三节点为低电平时，该第二控制逻辑模块控制第一开关s1断开、第二开关s2导通、第三开关s3断开；

当该第三节点为高电平时，该第二控制逻辑模块控制第一开关s1导通、第二开关s2断开、第三开关s3导通、功率开关管Mp断开，并控制该基准电压模块bg与第一运算放大器A1正常工作。

可选的，当该半导体芯片处于测试工作状态时，该第一电流源流经的第一电流大于第二电流源流经的第二电流。

可选的，该第一开关、第二开关、第三开关、第一控制逻辑模块、基准电压模块、第一开关管、功率开关管、第一电阻、第二电阻、第一电流镜、第二电流源以及第二控制逻辑模块均位于半导体芯片内部；

该第一电流源为该半导体芯片的外接电流源。

上述电路的工作原理如下：

图3中的半导体芯片测试电路包括第一开关s1、第二开关s2、第三开关s3、第一开关管Ma、第一电流镜中的第二开关管Mb与第三开关管Mc、第一电流源、第二电流源、第一反相器inv1、第二反相器inv2和控制逻辑模块2；其中第一电流源为半导体芯片外接电流源，第二电流源为半导体芯片内置电流源；

同时，控制逻辑模块2的控制逻辑为：第三节点处的电平信号通过第一反相器inv1以及第二反相器inv2生成vc控制信号，且输入控制逻辑模块2中，控制逻辑模块2根据vc控制信号的高或者低，来控制半导体芯片中各个模块和功率开关管Mp的开通和关断，以及控制测试电路中各个开关的开通和关断，具体地，当vc控制信号为低时，控制第一开关s1关断，第二开关s2开通，第三开关s3关断，同时对基准电压模块bg、第一运算放大器A1和功率开关管Mp不输出任何控制信号；反之，当vc控制信号为高时，控制第一开关s1开通，第二开关s2关断，第三开关s3开通，同时对基准电压模块bg、第一运算放大器A1和功率开关管Mp输出控制信号，使得基准电压模块bg和第一运算放大器A1正常工作，功率开关管Mp关断；

结合图3可知，由于第二节点的电压（也就是第三引脚fb上的电压）是由第一节点的电压vo经过电阻分压所得，因此，在芯片（即上述半导体芯片）正常工作时，第二节点的电压的电压小于等于第一节点的电压vo，即第一开关管Ma在芯片正常工作时处于截止状态；同时，第一电流源为芯片外接电流源，且其与芯片的第一节点相连，故此时，第一电流源在芯片外部从第一节点处抽取电流，在芯片正常工作时，令ia=0，故此时，可确保第二开关管Mb上没有电流流过，且第二开关管Mb和第三开关管Mc构成电流镜，因此，第三开关管Mc上也没有电流流过，而由于第二电流源为芯片内置电流源，该电流源为恒定电流源，即第二电流ic一直存在，故此时，第三节点的电压va被第二电流ic拉低，第三节点的电压va再经过第一反相器inv1和第二反相器inv2后会得到低电平的vc控制信号，该低电平的vc控制信号输入控制逻辑模块2中，使得第一开关s1关断，第二开关s2开通，第三开关s3关断，同时对基准电压模块bg、运算放大器A1和功率开关管Mp不输出任何控制信号，此时图3的电路可以等效为图1所示的电路，半导体芯片处于正常工作状态；

而当需要对处于正常工作状态的半导体芯片进行测试时，首先通过第一引脚将使能节点的电压拉低，使功率开关管Mp、基准电压模块bg和第一运算放大器A1均处于关断状态，此时第一节点的电压vo为低；然后，在第三引脚fb接高电平，使得第二节点处电压被拉高，从而使得第一开关管Ma处于导通状态；之后，将第一电流源的输出调节为第一电流ia，且将第一电流ia设计为大于第二电流ic，同时，由于第一电阻rf1和第二电阻rf2是分压电阻，阻值通常都很大，故此时可以忽略这两个电阻上的电流，因此，第二开关管Mb中流过的电流为第一电流ia，且该第一电流ia被镜像到第三开关管Mc中，此时由于第一电流ia大于第二电流ic，因此，第三节点的电压被拉高，第三节点的电压va再经过第一反相器inv1和第二反相器inv2后会得到高电平的vc控制信号，该高电平的vc控制信号输入控制逻辑模块2中，使得第一开关s1开通，第二开关s2关断，第三开关s3开通，同时对基准电压模块bg、第一运算放大器A1和功率开关管Mp输出控制信号，使得基准电压模块bg和第一运算放大器A1正常工作，功率开关管Mp关断，此时，图3的电路可以等效为图4所示的处于测试工作状态的半导体芯片的电路结构，此时半导体芯片处于测试工作状态。

由图4可知，虽然此时使能节点接低电平，但是由于vc控制信号为高电平，因此，在控制逻辑模块2的作用下，基准电压模块bg和第一运算放大器A1仍然可以正常工作，即此时，第一测试节点（例如为基准电压模块的输出端）的电压为半导体芯片处于正常工作状态时的电压，同时，在控制逻辑模块2的作用下，功率开关管Mp处于关断状态，电路不会产生输出电压影响测试结果；

故此时，结合图4可知，基准电压vref被接到了第一引脚处，即工程师可以在半导体芯片的外部第一引脚处直接对基准电压vref进行测试。

需要注意的是，图3中示例性的将各个开关管均设置为了MOS管，图3中的各个MOS管均可采用相对应的三极管代替。

综上所述，在本申请所涉及的电路中，通过第一引脚上的电平可以使第一控制逻辑模块输出控制信号以控制功率开关管以及与第一测试节点相关的模块处于关断状态，再通过控制第三引脚上的电平以及第一电流源的输出来控制第二控制逻辑模块的输出，以控制第一开关、第二开关、第三开关、以及与第一测试节点相关的模块的工作状态，最终使得半导体芯片处于测试工作状态，此时第一测试节点与第一引脚相连，通过第一引脚即可以测量得到第一测试节点处的电压值。即上述测试电路和测试方法无需占用芯片的功能引脚，通过控制第一电流源的大小等即可实现对半导体芯片内部节点的测试，操作流程简单，测试成本低，且不会损坏晶圆。

图5示出了本申请实施例涉及的一种半导体芯片测试方法的方法逻辑图。该方法应用于如图3所示的半导体芯片测试电路，该方法包括：

步骤501，向半导体芯片的第一引脚输入低电平电压，以将使能节点电压拉低。

可选的，在向该半导体芯片的第一引脚输入低电平电压之前，该半导体芯片应处于正常工作状态。

步骤502，向该半导体芯片的第三引脚输入高电平电压后，将第一电流源的流经电流调至大于第二电流源的流经电流。

可选的，所述第一电流源与第四引脚相连。

步骤503，在该第一引脚处检测该第一测试节点的电压。

当向半导体芯片的第一引脚输入低电平电压时，可以使功率开关管Mp、基准电压模块bg和第一运算放大器A1均处于关断状态；而后在第三引脚fb接高电平后，且将第一电流源的流经电流调至大于第二电流源的流经电流，可以使得基准电压模块bg和第一运算放大器A1正常工作，功率开关管Mp关断，半导体芯片处于测试工作状态，此时，第一引脚与第一测试节点连接，以便在第一引脚处检测第一测试节点的电压。

上述测试方法的具体原理参见图3对应的实施例示出的测试电路的原理，此处不再赘述。

综上所述，在本申请所涉及的电路中，在本申请所涉及的电路中，通过第一引脚上的电平可以使第一控制逻辑模块输出控制信号以控制功率开关管以及与第一测试节点相关的模块处于关断状态，再通过控制第三引脚上的电平以及第一电流源的输出来控制第二控制逻辑模块的输出，以控制第一开关、第二开关、第三开关、以及与第一测试节点相关的模块的工作状态，最终使得半导体芯片处于测试工作状态，此时第一测试节点与第一引脚相连，通过第一引脚即可以测量得到第一测试节点处的电压值。即上述测试电路和测试方法无需占用芯片的功能引脚，通过控制第一电流源的大小等即可实现对半导体芯片内部节点的测试，操作流程简单，测试成本低，且不会损坏晶圆。

图6是根据本申请一个示例性实施例示出的一种半导体芯片测试电路的结构示意图。

在该测试电路中，电源电压端vdd通过功率开关管Mp连接至第一节点；该第一节点通过第一电阻rf1连接至第二节点；该第二节点通过第二电阻rf2连接至该半导体芯片的第二引脚gnd以接地；该第二节点还连接至该半导体芯片的第三引脚fb；

该电源电压端vdd还依次通过第一电流镜的第一支路、第一开关管Ma以及第一电流源接地；该第一节点还通过该第一电流源接地；该电源电压端vdd还依次通过第一电流镜的第二支路连接至第三节点；该第三节点通过第二电流源接地；

该半导体芯片的第一引脚通过第二开关连接至使能节点；该使能节点通过第一开关s1接地；该使能节点与第一控制逻辑模块（即图6中的控制逻辑模块1）连接；该半导体芯片的第一引脚还通过第三开关连接至第一测试节点（例如在本申请实施例中，该第一测试节点为基准电压模块的输出端，显然，该第一测试节点可以为半导体芯片内部的任一节点，不一定是图1中所示的基本电路框图中的节点）；

该半导体芯片内部还包括第二测试节点vx；该第二测试节点vx通过第四开关s4连接至该第一引脚；其中第二测试节点vx可以为半导体芯片内部的任一节点，不一定是图1中所示的基本电路框图中的节点；

该电源电压端还通过该第一电流镜的第三支路连接至第四节点；该第四节点通过第三电流源接地；该第三节点与第四节点分别接入第三控制逻辑模块（即如图6所示的控制逻辑模块3）；该第三控制逻辑模块用于根据第三节点的电平va1以及第四节点的电平va2分别控制第一开关s1、第二开关s2、第三开关s3、第四开关s4、与第一测试节点相关的模块、与第二测试节点相关的模块以及功率开关管Mp的工作状态；该第一控制逻辑模块用于根据使能节点的电平控制与第一测试节点相关的模块、与第二测试节点相关的模块以及功率开关管Mp的工作状态。

可选的，所述第一电流源与半导体芯片的第四引脚相连。

可选的，该测试电路中还包括第一运算放大器A1以及基准电压模块bg，该第一运算放大器A1的反相输入端连接至该基准电压模块bg；该第一运算放大器A1的输出端连接至功率开关管Mp的控制端；该第一运算放大器A1的同相输入端连接至该第二节点。

可选的，该第一测试节点连接至该基准电压模块bg的输出端；

可选的，与第一测试节点相关的模块为第一运算放大器以及基准电压模块。

即图6示出的半导体芯片测试电路，是为了在第一引脚处对芯片内部更多节点的电压进行测试，而在图3示出的半导体芯片的测试电路上，增加了第四开关、第一电流镜的第三支路、第三电流源，以及将第二控制逻辑模块替换为第三控制逻辑模块构成的测试电路。

可选的，当该使能节点为低电平时，该第一控制逻辑模块将该功率开关管、第一运算放大器以及基准电压模块以及与第二测试节点相关的模块关断。

可选的，该第四节点依次通过第三反相器以及第四反相器连接至该第三控制逻辑模块；

该第三节点依次通过第五反相器inv5以及第六反相器inv6接入该第三控制逻辑模块。

可选的，当该第三节点与第四节点均为低电平时，该第三控制逻辑模块用于控制第一开关s1关断、第二开关s2导通、第三开关s3关断、第四开关s4关断；

当该第三节点为高电平、第四节点为低电平时，该第三控制逻辑模块用于控制第一开关导通、第二开关断开、第三开关导通、第四开关断开、功率开关管关断，并控制该基准电压模块以及该第一运算放大器正常工作；

当该第三节点与该第四节点均为高电平时，该第三控制逻辑模块用于控制该第一开关导通、第二开关断开、第三开关断开、第四开关导通、功率开关管关断，并控制与第二测试节点相关的模块正常工作。

可选的，该第三电流源流经的电流大于该第二电流源流经的电流。

可选的，当该半导体芯片处于对第一测试节点进行测试的工作状态时，该第一电流源流经的第一电流大于第二电流源流经的第二电流，且小于第三电流源流经的第三电流；

当该半导体芯片处于对第二测试节点进行测试的工作状态时，该第二电流源流经的第二电流大于第二电流源流经的第二电流，且大于第三电流源流经的第三电流。

可选的，该第一开关、第二开关、第三开关、第四开关、第一控制逻辑模块、基准电压模块、第一开关管、功率开关管、第一电阻、第二电阻、第一电流镜、第二电流源、第三电流源以及第三控制逻辑模块均位于半导体芯片内部；第二电流源和第三电流源均为恒定电流源；

该第一电流源为该半导体芯片的外接电流源。

图6所示出的测试电路的原理如下：

首先控制逻辑模块3的控制逻辑为：第三节点的电压通过第五反相器inv5以及第六反相器inv6生成的vc1控制信号和第四节点的电压通过第三反相器inv3以及第四反相器inv4生成的vc2控制信号输入控制逻辑模块3中，控制逻辑模块3根据vc1控制信号和vc2控制信号的高或者低，来控制半导体芯片中各个模块和功率开关管Mp的开通和关断，以及控制测试电路中各个开关的开通和关断，具体地，当vc1控制信号和vc2控制信号均为低时，第一开关s1关断，第二开关s2开通，第三开关s3关断，第四开关s4关断，同时对基准电压模块bg、第一运算放大器A1、与第二测试节点相关的模块和功率开关管Mp不输出任何控制信号；当vc1控制信号为高，vc2控制信号为低时，第一开关s1开通，第二开关s2关断，第三开关s3开通，第四开关s4关断，同时对基准电压模块bg、第一运算放大器A1和功率开关管Mp输出控制信号，使得基准电压模块bg和第一运算放大器A1正常工作，功率开关管Mp关断；当vc1控制信号和vc2控制信号均为高时，第一开关s1开通，第二开关s2关断，第三开关s3关断，第四开关s4开通，同时对与第二测试节点相关的模块和功率开关管Mp输出控制信号，使得与第二测试节点相关的模块正常工作，功率开关管Mp关断；

由于第一电流镜中新增的第三支路包括第四开关管Md，此时第四开关管Md上流过的电流也为第一电流ia；

当将第一电流源的输出调节为0时，vc1控制信号和c2控制信号均为低，第一开关s1关断，第二开关s2开通，第三开关s3关断，第四开关s4关断，同时对基准电压模块bg、第一运算放大器A1、与第二测试节点相关的模块和功率开关管Mp不输出任何控制信号，此时图6的电路可以等效为图1所示的电路，半导体芯片处于正常工作状态；

当将第一电流源输出的第一电流ia设计为大于第二电流ic，小于第三电流id时，vc1控制信号为高，vc2控制信号为低，第一开关s1开通，第二开关s2关断，第三开关s3开通，第四开关s4关断，同时对基准电压模块bg、运算放大器A1和功率开关管Mp输出控制信号，使得基准电压模块bg和运算放大器A1正常工作，功率开关管Mp关断，此时图6的电路可以等效为图7所示的处于测试状态的半导体芯片电路，第一引脚连接的是第一测试节点（在本申请实施例中例如为基准电源模块bg的输出端），即工程师可以在半导体芯片外部的第一引脚处直接对基准电源模块bg输出的基准电压vref进行测试；

而当将第一电流源输出的第一电流ia设计为大于第三电流id时，vc1控制信号和vc2控制信号均为高，第一开关s1开通，第二开关s2关断，第三开关s3关断，第四开关s4开通，同时对与第二测试节点相关的模块和功率开关管Mp输出控制信号，使得与第二测试节点相关的模块正常工作，功率开关管Mp关断，此时图5的电路可以等效为图8所示的一种处于测试状态的半导体芯片电路结构，第一引脚连接的是第二测试节点vx，即工程师可以在半导体芯片外部的第一引脚处直接对第二测试节点vx的电压进行测试。

由对图6的分析可知，图6所示的电路是在图3所示的电路的基础上增加了抽取电流的挡位，如果抽取的第一电流ia大于第二电流ic且小于第三电流id，即可以通过第一引脚对第一测试节点电压进行测试，如果抽取的第一电流ia大于第三电流id，即可以通过第一引脚对第二测试节点电压进行测试。

因此，在实际设计中，还可以用此方法设置更多的挡位，通过抽取不同大小的电流，即可以控制某一引脚引出芯片内部更多个不同节点的电压，从而对芯片内部更多个不同节点的电压进行测试。

需要注意的是，图6中示例性的将各个开关管均设置为了MOS管，图6中的各个MOS管均可采用相对应的三极管代替。

综上所述，在本申请所涉及的电路中，通过第一引脚上的电平可以使第一控制逻辑模块输出控制信号以控制功率开关管、与第一测试节点相关的模块以及与第二测试节点相关的模块处于关断状态，再通过控制第三引脚上的电平以及第一电流源的输出来控制第三控制逻辑模块的输出，以控制第一开关、第二开关、第三开关、第四开关、与第一测试节点相关的模块、与第二节点相关的模块的工作状态，最终使得半导体芯片处于测试工作状态，此时第一测试节点或第二测试节点与第一引脚相连，通过第一引脚即可以测量得到第一测试节点处或第二测试节点处的电压值。即上述测试电路和测试方法无需占用芯片的功能引脚，通过控制第一电流源的大小等即可实现对半导体芯片内部节点的测试，操作流程简单，测试成本低，且不会损坏晶圆。

并且本申请还可以通过设置更多组电流源和开关，通过调节第一电流源的大小，实现对半导体芯片内部的任意节点电压进行测试。

图9示出了本申请实施例涉及的一种半导体芯片测试方法的方法逻辑图。该方法应用于如图6所示的半导体芯片测试电路，该方法包括：

步骤901，向半导体芯片的第一引脚输入低电平电压，以将使能节点电压拉低。

可选的，在向该半导体芯片的第一引脚输入低电平电压之前，该半导体芯片应处于正常工作状态。

步骤902a，当向该半导体芯片的第三引脚fb输入高电平电压后，将第一电流源的流经电流调至大于第二电流源的流经电流且小于第三电流源的流经电流时，在该第一引脚处检测该第一测试节点的电压；

步骤902b，当向该半导体芯片的第三引脚fb输入高电平电压后，将该第一电流源的流经电流调至大于第二电流源的流经电流且大于第三电流源的流经电流时，在该第一引脚处检测该第二测试节点的电压。

可选的，所述第一电流源与第四引脚相连。

即当向半导体芯片的第三引脚fb输入高电平电压，并控制第一电流源的流经电流大于第二电流源的流经电流且小于第三电流源的流经电流时，可以使得第三节点的电压通过第五反相器inv5以及第六反相器inv6生成的vc1控制信号为高电平，第四节点的电压通过第三反相器inv3以及第四反相器inv4生成的vc2控制信号为低电平，此时第一引脚连接的是第一测试节点（例如可以为基准电源模块bg的输出端），即工程师可以在半导体芯片外部的第一引脚处直接对基准电源模块bg输出的基准电压vref进行测试。

而当向半导体芯片的第三引脚fb输入高电平电压，并控制第一电流源的流经电流大于第二电流源的流经电流且大于第三电流源的流经电流时，可以使得vc1控制信号为高电平，vc2控制信号为高电平，此时第一引脚连接的是第二测试节点，即工程师可以在半导体芯片外部的第一引脚处直接对第二测试节点处的电压进行测试。

上述测试方法的具体原理参见图6对应的实施例示出的测试电路的原理，此处不再赘述。

综上所述，在本申请所涉及的电路中，通过第一引脚上的电平可以使第一控制逻辑模块输出控制信号以控制功率开关管、与第一测试节点相关的模块以及与第二测试节点相关的模块处于关断状态，再通过控制第三引脚上的电平以及第一电流源的输出来控制第三控制逻辑模块的输出，以控制第一开关、第二开关、第三开关、第四开关、与第一测试节点相关的模块、与第二节点相关的模块的工作状态，最终使得半导体芯片处于测试工作状态，此时第一测试节点或第二测试节点与第一引脚相连，通过第一引脚即可以测量得到第一测试节点处或第二测试节点处的电压值。即上述测试电路和测试方法无需占用芯片的功能引脚，通过控制第一电流源的大小等即可实现对半导体芯片内部节点的测试，操作流程简单，测试成本低，且不会损坏晶圆；

并且本申请还可以通过设置更多组电流源和开关，通过调节第一电流源的大小，实现对半导体芯片内部的任意节点电压进行测试。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求指出。

应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求来限制。

Claims (19)

1.一种半导体芯片测试电路，其特征在于，在所述测试电路中，电源电压端vdd通过功率开关管连接至第一节点；所述第一节点通过第一电阻连接至第二节点；所述第二节点通过第二电阻连接至所述半导体芯片的第二引脚以接地；所述第二节点还连接至所述半导体芯片的第三引脚fb；

所述电源电压端vdd还依次通过第一电流镜的第一支路、第一开关管以及第一电流源接地；所述第一节点还通过所述第一电流源接地；所述电源电压端vdd还依次通过第一电流镜的第二支路连接至第三节点；所述第三节点通过第二电流源接地；

所述半导体芯片的第一引脚en通过第二开关连接至使能节点；所述使能节点通过第一开关接地；所述使能节点与第一控制逻辑模块连接；所述半导体芯片的第一引脚en还通过第三开关连接至所述半导体芯片内的第一测试节点；

所述第三节点接入第二控制逻辑模块；所述第二控制逻辑模块用于根据第三节点的电平分别控制第一开关、第二开关、第三开关、与第一测试节点相关的模块以及功率开关管的工作状态；所述第一控制逻辑模块用于根据使能节点的电平控制与第一测试节点相关的模块以及功率开关管的工作状态。

2.根据权利要求1所述的测试电路，其特征在于，所述测试电路中还包括第一运算放大器以及基准电压模块，所述第一运算放大器的反相输入端连接至所述基准电压模块；所述第一运算放大器的输出端连接至功率开关管的控制端；所述第一运算放大器的同相输入端连接至所述第二节点。

3.根据权利要求2所述的测试电路，其特征在于，所述第一测试节点连接至所述基准电压模块的输出端；

所述与第一测试节点相关的模块为第一运算放大器以及基准电压模块。

4.根据权利要求3所述的测试电路，其特征在于，当所述使能节点为低电平时，所述第一控制逻辑模块将所述功率开关管、第一运算放大器以及基准电压模块关断。

5.根据权利要求4所述的测试电路，其特征在于，所述第三节点依次通过第一反相器以及第二反相器接入所述第二控制逻辑模块。

6.根据权利要求5所述的测试电路，其特征在于，当所述第三节点为低电平时，所述第二控制逻辑模块控制第一开关断开、第二开关导通、第三开关断开；

当所述第三节点为高电平时，所述第二控制逻辑模块控制第一开关导通、第二开关断开、第三开关导通、功率开关管断开，并控制所述基准电压模块与第一运算放大器正常工作。

7.根据权利要求6所述的测试电路，其特征在于，当所述半导体芯片处于测试工作状态时，所述第一电流源流经的第一电流大于第二电流源流经的第二电流。

8.根据权利要求2至7任一所述的测试电路，其特征在于，所述第一开关、第二开关、第三开关、第一控制逻辑模块、基准电压模块、第一开关管、功率开关管、第一电阻、第二电阻、第一电流镜、第二电流源以及第二控制逻辑模块均位于半导体芯片内部；

所述第一电流源为所述半导体芯片的外接电流源。

9.一种半导体芯片测试电路，其特征在于，在所述半导体芯片测试电路中，电源电压端vdd通过功率开关管连接至第一节点；所述第一节点通过第一电阻连接至第二节点；所述第二节点通过第二电阻连接至所述半导体芯片的第二引脚以接地；所述第二节点还连接至所述半导体芯片的第三引脚fb；

所述电源电压端vdd还依次通过第一电流镜的第一支路、第一开关管以及第一电流源接地；所述第一节点还通过所述第一电流源接地；所述电源电压端vdd还依次通过第一电流镜的第二支路连接至第三节点；所述第三节点通过第二电流源接地；

所述半导体芯片的第一引脚en通过第二开关连接至使能节点；所述使能节点通过第一开关接地；所述使能节点与第一控制逻辑模块连接；所述半导体芯片的第一引脚en还通过第三开关连接至所述半导体芯片内的第一测试节点；

所述半导体芯片内部还包括第二测试节点；所述第二测试节点通过第四开关连接至所述第一引脚en；

所述电源电压端vdd还通过所述第一电流镜的第三支路连接至第四节点；所述第四节点通过第三电流源接地；所述第三节点与所述第四节点分别接入第三控制逻辑模块；所述第三控制逻辑模块用于根据第三节点的电平以及第四节点的电平分别控制第一开关、第二开关、第三开关、第四开关、与第一测试节点相关的模块、与第二测试节点相关的模块以及功率开关管的工作状态；所述第一控制逻辑模块用于根据使能节点的电平控制与第一测试节点相关的模块、与第二测试节点相关的模块以及功率开关管的工作状态。

10.根据权利要求9所述的测试电路，其特征在于，所述测试电路中还包括第一运算放大器以及基准电压模块，所述第一运算放大器的反相输入端连接至所述基准电压模块；所述第一运算放大器的输出端连接至功率开关管的控制端；所述第一运算放大器的同相输入端连接至所述第二节点。

11.根据权利要求10所述的测试电路，其特征在于，所述第一测试节点连接至所述基准电压模块的输出端；

所述与第一测试节点相关的模块为第一运算放大器以及基准电压模块。

12.根据权利要求11所述的测试电路，其特征在于，当所述使能节点为低电平时，所述第一控制逻辑模块将所述功率开关管、第一运算放大器、基准电压模块以及与第二测试节点相关的模块关断。

13.根据权利要求12所述的测试电路，其特征在于，所述第四节点依次通过第三反相器以及第四反相器连接至所述第三控制逻辑模块；

所述第三节点依次通过第五反相器以及第六反相器接入所述第三控制逻辑模块。

14.根据权利要求13所述的测试电路，其特征在于，当所述第三节点与第四节点均为低电平时，所述第三控制逻辑模块用于控制第一开关关断、第二开关导通、第三开关关断、第四开关关断；

当所述第三节点为高电平、第四节点为低电平时，所述第三控制逻辑模块用于控制第一开关导通、第二开关断开、第三开关导通、第四开关断开、功率开关管关断，并控制所述基准电压模块以及所述第一运算放大器正常工作；

当所述第三节点与所述第四节点均为高电平时，所述第三控制逻辑模块用于控制所述第一开关导通、第二开关断开、第三开关断开、第四开关导通、功率开关管关断，并控制所述与第二测试节点相关的模块正常工作。

15.根据权利要求14所述的测试电路，其特征在于，所述第三电流源流经的电流大于所述第二电流源流经的电流。

16.根据权利要求15所述的测试电路，其特征在于，当所述半导体芯片处于对第一测试节点进行测试的工作状态时，所述第一电流源流经的第一电流大于第二电流源流经的第二电流，且小于第三电流源流经的第三电流；

当所述半导体芯片处于对第二测试节点进行测试的工作状态时，所述第二电流源流经的第二电流大于第二电流源流经的第二电流，且大于第三电流源流经的第三电流。

17.根据权利要求10至16任一所述的测试电路，其特征在于，所述第一开关、第二开关、第三开关、第四开关、第一控制逻辑模块、基准电压模块、第一开关管、功率开关管、第一电阻、第二电阻、第一电流镜、第二电流源、第三电流源以及第三控制逻辑模块均位于半导体芯片内部；

所述第一电流源为所述半导体芯片的外接电流源。

18.一种半导体芯片测试方法，其特征在于，所述方法应用于如权利要求2至8任一所述的半导体芯片测试电路，包括如下步骤：

向半导体芯片的第一引脚en输入低电平电压，以将使能节点电压拉低，使功率开关管、基准电压模块以及第一运算放大器处于关断状态；

向所述半导体芯片的第三引脚fb输入高电平电压后，将第一电流源流经的第一电流调至大于第二电流源流经的第二电流，使基准电压模块和第一运算放大器正常工作，并使功率开关管关断；

在所述第一引脚en处检测所述半导体芯片内的第一测试节点的电压。

19.一种半导体芯片测试方法，其特征在于，所述方法应用于如权利要求10至17任一所述的半导体芯片测试电路，包括如下步骤：

向半导体芯片的第一引脚en输入低电平电压，以将使能节点电压拉低，使功率开关管、基准电压模块以及第一运算放大器处于关断状态；

当向所述半导体芯片的第三引脚fb输入高电平电压后，将第一电流源流经的第一电流调至大于第二电流源流经的第二电流且小于第三电流源流经的第三电流，使基准电压模块和第一运算放大器正常工作，并使功率开关管关断时，在所述第一引脚en处检测所述半导体芯片内的第一测试节点的电压；

当向所述半导体芯片的第三引脚fb输入高电平电压后，将所述第一电流源流经的第一电流调至大于第二电流源流经的第二电流且大于第三电流源流经的第三电流，使与第二测试节点相关的模块正常工作，并使功率开关管关断时，在所述第一引脚en处检测所述半导体芯片内的第二测试节点的电压。

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