CN209086390U - 测试控制电路和集成电路芯片测试电路 - Google Patents

Abstract

本实用新型公开了一种测试控制电路和集成电路芯片测试电路，涉及集成电路测试技术领域。该测试控制电路包括：运算放大器和开关元件，测试控制电路还包括控制模块；运算放大器的第一输入端与内部电压输入端连接，运算放大器的第二输入端与测试电压输入端连接，运算放大器的输出端与待测对象连接；开关元件的第一端与测试电压输入端连接，开关元件的第二端接地；控制模块与开关元件的控制端连接，控制模块用于根据当前是否处于测试模式来控制开关元件的开关状态。本公开可以减少测试中的能耗。

Description

测试控制电路和集成电路芯片测试电路

技术领域

本公开涉及集成电路测试技术领域，具体而言，涉及一种测试控制电路和集成电路芯片测试电路。

背景技术

在DDR4芯片的VREFDQ训练模式中，通过对模式寄存器(Mode Register，MR)的设定，可以完成VREFDQ的不同赋值。然而，VREFDQ是芯片内部产生的电压，VREFDQ往往会出现误差。

目前，通常通过一个测试电路来对VREFDQ进行测试。在该测试电路中，由于与测试电压输入端连接的开关元件处于常开启状态，会导致电流流过该开关元件，造成不必要的能耗。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

实用新型内容

本公开的目的在于提供一种测试控制电路和集成电路芯片测试电路，进而至少在一定程度上克服由于相关技术的限制和缺陷而导致的测试过程中会造成不必要能耗的问题。

根据本公开的一个方面，提供一种测试控制电路，包括运算放大器和开关元件，测试控制电路还包括控制模块；运算放大器的第一输入端与内部电压输入端连接，运算放大器的第二输入端与测试电压输入端连接，运算放大器的输出端与待测对象连接；开关元件的第一端与测试电压输入端连接，开关元件的第二端接地；控制模块与开关元件的控制端连接，控制模块用于根据当前是否处于测试模式来控制开关元件的开关状态。

可选地，开关元件为NMOS管。

可选地，如果当前处于测试模式，则控制模块向NMOS管的控制端输出低电平，关断NMOS管；以及/或者，如果当前处于非测试模式，则控制模块向NMOS管的控制端输出高电平，开启NMOS管。

可选地，待测对象为集成电路芯片内区块。

可选地，测试控制电路还包括：防静电单元，配置于运算放大器的第二输入端与测试电压输入端之间。

可选地，内部电压输入端为DDR4芯片的VREFDQ端。

根据本公开的一个方面，提供一种集成电路芯片测试电路，包括上述任意一种测试控制电路。

在本公开的一些实施例所提供的技术方案中，在测试控制电路中配置一控制模块，该控制模块可以根据当前是否处于测试模式来控制开关元件的开关状态，一方面，可以确保在进行测试时，开关元件断开，测试信号可以输入至电路中的运算放大器，而不会因为开关元件的存在而产生能耗；另一方面，可以确保在不进行测试时，开关元件开启，关闭电压检测功能。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：

图1示意性示出了相关技术中测量VREFDQ的电路图；

图2示意性示出了根据本公开的示例性实施方式的测试控制电路的电路图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的组元、装置等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。

此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。应当理解的是，本公开所述的术语“第一”、“第二”、“第三”仅是为了区别的目的，不应成为本公开的限制。

随着个人电脑、服务器等电子产品功能的强大，其内存条的容量、运算速率及功耗都有很大程度的提高。在实际使用中，使内存条上的数据线的参考电压(VREFDQ)及地址线的参考电压(VREFCA)均保持稳定方可保证内存条正常工作。

在DDR4芯片中，通过对模式寄存器的设定，可以完成对VREFDQ的不同赋值，例如，VREFDQ的赋值范围可以是电源电压VDD的45％至92.5％。然而，VREFDQ是内部产生电压，VREFDQ会出现误差。

在这种情况下，相关技术提供了VREFDQ的检测电路。参考图1，外部测试电压VIN和VREFDQ分别输入至一运算放大器。由于这种电路仅在测试时起作用，因此，外部测试电压输入端与一NMOS管进行连接，该NMOS管的控制端接收电源电压VDD。在电路没有外部测试电压的情况下，运算放大器对应于测试电压的端口输入始终为VSS，即接地端电压。

然而，在电路有外部测试电压接入的情况下，由于NMOS管始终处于开启状态，外部测试电压与NMOS管之间存在电压差，因此，电流会经由NMOS管的源极到VSS，造成不必要的能耗浪费。

鉴于此，本公开对图1所示电路进行改进，以解决在测试的情况下，产生不必要电流的问题，可以节省能耗。下面虽然以VREFDQ测试为例对本公开的测试控制电路进行说明，然而，本公开所述的测试控制电路还可以应用于对其他信号进行测试的场景中，本示例性实施方式中对此不做特殊限定。

图2示意性示出了根据本公开的示例性实施方式的测试控制电路的电路图。参考图2，测试控制电路可以包括运算放大器21、开关元件22和控制模块26。

运算放大器21可以具有第一输入端、第二输入端和输出端；开关元件22可以具有控制端、第一端和第二端。

具体的，运算放大器21的第一输入端可以与内部电压输入端24连接，运算放大器21的第二输入端可以测试电压输入端25连接，运算放大器21的输出端可以与待测对象23连接；开关元件22的第一端可以与测试电压输入端25连接，开关元件22的第二端可以接地；控制模块26可以与开关元件22的控制端连接，控制模块26可以用于根据当前是否处于测试模式来控制开关元件22的开关状态。

虽然本公开图2以NMOS管为例绘出开关元件，然而，本领域技术人员容易理解的是，本公开所述的开关元件还可以采用PMOS管、传输门等元件构成，本示例性实施方式中对此不做特殊限定。

具体的，如果当前处于测试模式，则控制模块26可以向所述NMOS管的控制端输出低电平，关断NMOS管；如果当前处于非测试模式，则控制模块26可以向NMOS管的控制端输出高电平，开启NMOS管。

本公开所述的控制模块可以包括可配置寄存器，然而，不限于此，能实现本公开控制模块功能的电路元件结构均属于本公开的构思。

根据本公开的一些实施例，本公开所示的待测对象23可以是集成电路芯片(例如，DDR4)内的区块(block)。然而，本领域技术人员还可以容易想到其他其他待测试的元件。

参考图2，本公开的测试控制电路还可以包括防静电单元27，防静电单元27可以配置于运算放大器21的第二输入端与测试电压输入端25之间。

需要说明的是，一方面，通过配置防静电单元27，可以有效防止系统中各电子元件由于受到静电放电而损坏；另一方面，本公开对防静电单元27的具体形式不做任何限定。

根据本公开的一些实施例，内部电压输入端24输入的内部电压可以为DDR4芯片的VREFDQ。然而，应当注意的是，本公开针对的电子元件不限于DDR4，并且所示的内部电压还可以是其他电压，例如，VREFCA，本公开对此不做限制。

基于图2所示的电路结构，在测试电压输入端25输入的测试电压VIN大于一预设电压(例如，电源电压VDD的45％)时，控制模块26输出低电平，此时，开关元件22断开，测试电压VIN输入运算放大器21。由此，避免了相关技术中，测试电压VIN产生的电流流经开关元件22的情况，节省能耗。

在测试电压输入端25输入的测试电压VIN不大于该预设电压时，控制模块26输出高电平，此时，开关元件22导通，运算放大器21的第二输入端接地，关闭测试功能。

在本公开的测试控制电路中，在测试控制电路中配置一控制模块，该控制模块可以根据当前是否处于测试模式来控制开关元件的开关状态，一方面，可以确保在进行测试时，开关元件断开，测试信号可以输入至电路中的运算放大器，而不会因为开关元件的存在而产生能耗；另一方面，可以确保在不进行测试时，开关元件开启，关闭电压检测功能。

进一步的，本示例实施方式中还提供了一种集成电路芯片测试电路，该集成电路芯片测试电路可以包括上述测试控制电路。具体的，集成电路芯片可以例如为DRAM芯片。

本领域技术人员在考虑说明书及实践这里公开的实用新型后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。

应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限。

Claims (7)

1.一种测试控制电路，包括运算放大器和开关元件，其特征在于，所述测试控制电路还包括控制模块；

所述运算放大器的第一输入端与内部电压输入端连接，所述运算放大器的第二输入端与测试电压输入端连接，所述运算放大器的输出端与待测对象连接；

所述开关元件的第一端与所述测试电压输入端连接，所述开关元件的第二端接地；

所述控制模块与所述开关元件的控制端连接，所述控制模块用于根据当前是否处于测试模式来控制所述开关元件的开关状态。

2.根据权利要求1所述的测试控制电路，其特征在于，所述开关元件为NMOS管。

3.根据权利要求2所述的测试控制电路，其特征在于，如果当前处于测试模式，则所述控制模块向所述NMOS管的控制端输出低电平，关断所述NMOS管；以及/或者

如果当前处于非测试模式，则所述控制模块向所述NMOS管的控制端输出高电平，开启所述NMOS管。

4.根据权利要求1所述的测试控制电路，其特征在于，所述待测对象为集成电路芯片内区块。

5.根据权利要求1所述的测试控制电路，其特征在于，所述测试控制电路还包括：

防静电单元，配置于所述运算放大器的第二输入端与所述测试电压输入端之间。

6.根据权利要求1至5中任一项所述的测试控制电路，其特征在于，所述内部电压输入端为DDR4芯片的VREFDQ端。

7.一种集成电路芯片测试电路，其特征在于，包括上述权利要求1至6中任一项所述的测试控制电路。