KR101366768B1

KR101366768B1 - 집적된 결함 출력/결함 반응 지연 회로

Info

Publication number: KR101366768B1
Application number: KR1020097013973A
Authority: KR
Inventors: 데이비드 제이. 하아스; 조나단 라마레; 마이클 씨. 두그
Original assignee: 알레그로 마이크로시스템스, 엘엘씨
Priority date: 2007-02-08
Filing date: 2008-01-09
Publication date: 2014-02-21
Also published as: KR20090115710A; TW200846689A; JP4887432B2; TWI352210B; US7573393B2; US20080191865A1; WO2008097678A1; DE112008000151B4; DE112008000151T5; JP2010518750A

Abstract

시간 지연 결함 장치는 전자 회로와 시간 지연 회로를 구비하는 집적 회로를 포함하고, 전자회로는 결함 지시 신호 출력을 갖고, 시간 지연 회로는 결함 지시 신호 출력에 연결된 입력 및 지연된 결함 지시 신호 출력을 제공하는 출력을 가지고, 지연된 결함 지시 신호의 시간 지연을 설정하도록 지연된 결함 지시 신호 출력에 연결된 저항 커패시터 네트워크로부터 외부 신호에 응답한다.

Description

집적된 결함 출력/결함 반응 지연 회로{INTEGRATED FAULT OUTPUT/FAULT RESPONSE DELAY CIRCUIT}

본 발명은 결함 지연 회로(fault delay circuit)를 포함하는 집적 회로에 관한 것으로, 보다 상세하게는 결함 지시 논리 출력(fault indication logic output) 및 다양한 고속의 결함 검출을 위해 사용자가 정의할 수 있는 래치 지연 시간 주기를 제공하도록 집적 회로의 하나의 핀을 사용한 결함 지연 회로에 관한 것이다.

전자 응용장치에서 어떤 파라미터들이 나타나는 경우 결함 지시(fault indication)를 제공하는 것이 종종 바람직하다. 고속의 응용장치에서는, 노이즈 또는 다른 현상이 잘못된 결함 지시로서 나타날 수 있으므로 고속의 결함 검출이 문제가 된다. 노이즈를 감소시키는 필터링 기술을 사용하는 것은 결함을 검출하는 능력을 감소시키는 결함 측정의 오류가 나타날 수 있다. 이 때문에 불필요한 노이즈를 감소시키는 필터링 기술을 사용하는 것은 바람직하지 않다.

잘못된 결함 지시를 감소시키는 알려진 방법 중 하나는 결함 지시 회로의 출력에 결함 지연 회로(fault delay circuit)를 제공하는 것이다. 이러한 배치를 통해, 결함 지시 회로의 출력은 조사받게 되고, 결함 지시에 미리 정해진 시간 주기보다 긴 시간 주기가 존재하지 않는다면 결함 지연 회로의 출력은 결함 지시 없음 에서 결함 지시 있음으로 바뀌지 않는다. 후자를 달성하는 알려진 집적회로들에서는, 특정 응용장치에서 미리 정해진 지연 시간 주기를 설정하기 위해 집적회로의 제1핀이 사용되고, 결함 지시 신호를 제공하기 위해 제2핀이 사용된다. 집적 회로에 더 많은 용량을 제공하면서 패키지의 크기와 다이 면적을 감소시키기 위해서는 결함 지시를 수행하는 핀의 수를 감소시키는 것이 바람직하다.

본 발명에 따르면, 시간 지연 결함 장치(time delay fault device)는 전자 회로와 시간 지연 회로를 구비하는 집적 회로를 포함한다. 상기 전자 회로는 결함 지시 신호 출력(fault indicator signal output)을 갖고, 상기 시간 지연 회로는 상기 결함 지시 신호 출력에 연결된 입력 및 지연된 결함 지시 신호 출력(delayed fault indicator signal output)을 제공하는 출력을 가지고, 상기 지연된 결함 지시 신호의 시간 지연을 설정하도록 상기 지연된 결함 지시 신호 출력에 연결된 저항 커패시터 네트워크로부터 외부 기준 신호(external reference signal)에 응답한다. 이러한 배치를 통해, 시간 지연 결함 신호는 집적 회로의 출력 핀에 제공될 수 있고 상기 시간 지연의 주기는 동일한 핀에 연결된 외부 커패시터를 사용하여 설정될 수 있다.

본 발명에 따르면, 상기 시간 지연 회로는 게이트, 접지에 연결된 드레인 및 상기 시간 지연 회로의 출력에 연결된 소스를 갖는 전계 효과 트랜지스터; 입력 및 상기 전계 효과 트랜지스터의 게이트에 연결된 스위칭 가능한 출력을 갖는 래치; 및 상기 래치의 입력에 연결된 출력, 내부 기준 신호(internal reference signal)에 연결된 제1 입력 및 상기 시간 지연 회로의 출력에 연결된 제2 입력을 갖는 비교기를 포함한다. 이러한 배치를 통해, 상기 시간 지연 회로의 입력 신호가 하이 전압에서 로우 전압으로 변하는 경우, 상기 시간 지연 회로의 출력에서 그러한 변화의 효과는 상기 시간 지연 회로의 출력에 연결된 외부 커패시터를 사용하여 설정된 시간 주기만큼 지연될 수 있다.

본 발명에 따르면, 상기 시간 지연 결함 장치는 상기 시간 지연 회로를 완성하도록 저항과 직렬로 연결된 커패시터를 포함하는 저항 커패시터 네트워크를 상기 집적 회로의 외부에 더 포함한다. 이러한 배치를 통해, 외부 기준 신호는 상기 시간 지연 결함 장치를 완성하도록 상기 출력 핀의 상기 시간 지연 회로에서 이용 가능하다.

본 발명 자체는 물론 앞에서 설명한 본 발명의 특징들은 하기 도면들에 대한 아래의 자세한 설명에 의해 보다 잘 이해될 수 있을 것이다.

도 1은 본 발명의 실시예에 따른 시간 지연 회로를 포함하는 집적 회로의 도면이다.

도 2는 상기 집적 회로의 결함 핀의 전압 레벨을 나타내는 파형도이다.

본 발명에 따르면, 도 1은 전자 회로에서 잘못된 결함 지시를 감소시키는 결함 지시 신호를 위한 시간 지연을 제공하는 집적 회로 내에 주로 구성될 수 있는 시간 지연 회로를 나타낸다.

핀(18)을 포함하는 복수의 연결 핀들(미도시)을 갖는 집적 회로(10)는 표준 셀, 즉 여기서는 고속의 응용장치인 특정한 응용장치에 의해 요구되는 어떤 특징들을 제공하는 반주문형 설계 방식(semi-custom)의 전자 회로(12)를 갖는 표준 집적 회로이다. 전자 회로(12)에 의해 제공된 상기 특징들 중 하나는 내부 결함 신호(internal fault signal)(14)이다. 스위칭 노이즈 또는 잘못된 내부 결함 신호가 나타날 수 있는 다른 현상 때문에, 잘못된 결함 신호의 가능성을 감소시키도록 결함 래치 지연 회로(fault latch delay circuit, 100)가 제공된다.

결함 래치 지연 회로(100)는 집적 회로(10)의 내부에 위치한 내부 회로(110) 및 집적 회로(10)의 외부에 위치하고, 외부 결함 신호(external fault signal, 30)를 제공하는 집적 회로(10)의 핀(18)을 사용하여 내부 회로(110)에 연결된 외부 회로(120)를 포함한다. 내부 회로(110)는 전류원(16), 비교기(20), 래치(22) 및 MOSFET(24)을 포함한다. 외부 회로(120)는 저항(26) 및 커패시터(28)를 포함한다. 도 1에 도시된 바와 같이, 전자 회로(12)에 의해 제공된 내부 결함 신호(14)는 전류원(16)에 연결된다. 전류원(16)의 타측(side)은 비교기(20)의 입력뿐 아니라 집적 회로(10)의 핀(18)에 연결된다. 비교기(20)의 나머지 입력은 기준 전압에 연결된다. 비교기(20)의 출력은 래치(22)의 입력에 연결된다. 또한 래치(22)는 리셋 입력 및 MOSFET(24)의 게이트에 연결된 스위칭 가능한 출력(22a)을 포함한다. 도시된 바와 같이, MOSFET(24)은 접지에 연결된 드레인 및 핀(18) 및 비교기(20)의 입력들 중 하나에 연결된 소스를 포함한다. 외부 회로(120)는 전압원(Vcc)에 일측이 연결되고 집적 회로(10)의 핀(18)에 타측이 연결된 저항(26)을 포함한다. 접지에 일측 이 연결되고 집적 회로(10)의 핀(18)에 타측이 연결된 커패시터(28)가 외부 회로(120)를 완성한다.

일반 모드의 동작에서는, 내부 결함 신호(14)가 하이인 경우, 커패시터(28)는 충전되고 상기 회로 내에 전류의 흐름이 없으므로 MOSFET(24)은 도통되지 않고 전류원(16)은 오프 상태(열린 회로)이며 핀(18)은 약 Vcc의 전압을 가지는 하이이다. 내부 결함 신호가 로우가 되는 경우, 전류원(16)은 턴온되고 커패시터(28)는 외부 커패시터(28)의 크기에 의해 설정된 슬루율(slew rate)에 따라 전류원(16)을 통해 방전되기 시작한다. 또한 도 2를 참조하면, 내부 결함 신호(14)가 로우가 되는 경우 시간 T1에서 핀(18)의 전압은 거의 Vcc, 예를 들어 5볼트이다. 상기 커패시터가 계속 방전됨에 따라, 시간 T2에서 상기 기준 전압(Vref), 예를 들어 3볼트에 도달할 때까지 핀(18)의 전압은 계속 하강한다. 일단 핀(18)의 전압이 기준 전압(Vref) 이하로 떨어지면, 비교기(20)의 출력은 천이하고 여기서는 N-채널 MOSFET인 MOSFET(24)이 턴온되도록 래치(22)의 출력(22a)을 활성화시키는 신호를 래치(22)로 제공한다. 도 2에 도시된 바에 의하면, 시간 T2에서 MOSFET이 활성화됨에 따라 핀(18)은 빠르게 접지로 끌어당겨(pull)진다.

이러한 조절을 통해, 노이즈 및 잘못된 결함 지시 신호가 나타날 수 있는 다른 현상을 보상하도록 상기 집적 회로의 출력에서 결함 지시 신호(14)가 나타난 시간을 지연하는 시간 지연(T2-T1)이 설명될 수 있다. 상기 시간 지연은 잘못된 결함 지시 신호들의 수를 감소시키기 위해 가장 과도한 노이즈(transient noise) 신호의 지속 시간보다 길게 설정될 수 있다. 이러한 조절이 결함 래치 지연 회로(100)의 상기 시간 지연을 설정하는 것뿐 아니라 상기 외부 결함 지시를 제공하도록 핀(18)이 사용되는데 있어 집적 회로(10)의 단지 하나의 핀을 요구한다는 것은 자명하다.

하나의 핀으로 시간 지연된 결함 지시 신호 출력을 제공하는 것과 상기 제공된 시간 지연의 시간 주기를 결정하도록 기준 신호를 수신하는 것을 모두 할 수 있고, 상기 시간 지연의 주기는 사용자의 요구 및 상기 집적 회로의 특정한 구현의 필요에 따라 설정될 수 있는 시간 지연 회로를 갖는 집적 회로가 제공될 수 있다는 것은 자명하다.

발명의 선택된 실시예에 대해 설명하였지만, 그것들의 사상을 포함하는 다른 실시예들이 사용될 수 있음은 해당 기술 분야에서 통상의 지식을 가진 자에게 자명하다. 따라서 이러한 실시예들은 개시된 실시예들에 한정되지 않으며, 특허 청구 범위의 사상과 범위에 의해서만 한정되어야 할 것이다.

Claims

전자 회로와 시간 지연 회로를 구비하는 집적 회로를 포함하고,

상기 전자 회로는 결함 지시 신호 출력(fault indicator signal output)을 갖고,

상기 시간 지연 회로는 상기 결함 지시 신호 출력에 연결된 입력 및 지연된 결함 지시 신호 출력(delayed fault indicator signal output)을 제공하는 출력을 가지고, 상기 지연된 결함 지시 신호의 시간 지연을 설정하도록 상기 지연된 결함 지시 신호 출력에 연결된 저항 커패시터 네트워크로부터 외부 기준 신호(external reference signal)에 응답하는 시간 지연 결함 장치(time delay fault device).
제 1 항에 있어서, 상기 시간 지연 회로는,

내부 결함 신호(internal fault signal)와 함께 토글하여 접지로 흐르는 고정 전류원;

게이트, 접지에 연결된 드레인 및 상기 시간 지연 회로의 출력에 연결된 소스를 갖는 전계 효과 트랜지스터;

입력 및 상기 전계 효과 트랜지스터의 게이트에 연결된 스위칭 가능한 출력을 갖는 래치; 및

상기 래치의 입력에 연결된 출력, 내부 기준 신호(internal reference signal)에 연결된 제1 입력 및 상기 시간 지연 회로의 출력에 연결된 제2 입력을 갖는 비교기를 포함하는 것을 특징으로 하는 시간 지연 결함 장치.
제 2 항에 있어서,

상기 시간 지연 회로를 완성하도록 저항과 직렬로 연결된 커패시터를 포함하는 저항 커패시터 네트워크를 상기 집적 회로의 외부에 더 포함하는 것을 특징으로 하는 시간 지연 결함 장치.
전자 회로와 시간 지연 회로를 구비하는 집적 회로를 포함하고,

상기 전자 회로는 결함 지시 신호 출력(fault indicator signal output)을 갖고,

상기 시간 지연 회로는 상기 결함 지시 신호 출력에 연결된 입력 및 지연된 결함 지시 신호 출력(delayed fault indicator signal output)을 제공하는 출력을 가지고, 상기 지연된 결함 지시 신호의 시간 지연을 설정하도록 상기 지연된 결함 지시 신호 출력에 연결된 저항 커패시터 네트워크로부터 외부 기준 신호(external reference signal)에 응답하고, 상기 시간 지연 회로는,

내부 결함 신호와 함께 토글하여 접지로 흐르는 고정 전류원;

게이트, 접지에 연결된 드레인 및 상기 시간 지연 회로의 출력에 연결된 소스를 갖는 전계 효과 트랜지스터;

입력 및 상기 전계 효과 트랜지스터의 게이트에 연결된 스위칭 가능한 출력을 갖는 래치; 및

상기 래치의 입력에 연결된 출력, 내부 기준 신호에 연결된 제1 입력 및 상기 시간 지연 회로의 출력에 연결된 제2 입력을 갖는 비교기를 포함하는 시간 지연 결함 장치.
제 4 항에 있어서,

상기 시간 지연 회로를 완성하도록 저항과 직렬로 연결된 커패시터를 포함하는 저항 커패시터 네트워크를 상기 집적 회로의 외부에 포함하는 것을 특징으로 하는 시간 지연 결함 장치.
전자 회로와 시간 지연 회로를 구비하는 집적 회로를 포함하고,

상기 전자 회로는 결함 지시 신호 출력(fault indicator signal output)을 갖고,

상기 시간 지연 회로는 상기 결함 지시 신호 출력에 연결된 입력 및 지연된 결함 지시 신호 출력(delayed fault indicator signal output)을 제공하는 출력을 가지고, 상기 지연된 결함 지시 신호의 시간 지연을 설정하도록 상기 지연된 결함 지시 신호 출력에 연결된 저항 커패시터 네트워크로부터 외부 기준 신호(external reference signal)에 응답하고, 상기 시간 지연 회로는,

내부 결함 신호와 함께 토글하여 접지로 흐르는 고정 전류원;

게이트, 접지에 연결된 드레인 및 상기 시간 지연 회로의 출력에 연결된 소스를 갖는 전계 효과 트랜지스터;

입력 및 상기 전계 효과 트랜지스터의 게이트에 연결된 스위칭 가능한 출력을 갖는 래치; 및

상기 래치의 입력에 연결된 출력, 내부 기준 신호에 연결된 제1 입력 및 상기 시간 지연 회로의 출력에 연결된 제2 입력을 갖는 비교기를 포함하고,

상기 시간 지연 회로를 완성하도록 저항과 직렬로 연결된 커패시터를 포함하는 저항 커패시터 네트워크를 상기 집적 회로의 외부에 포함하는 시간 지연 결함 장치.