JPS59103422A - Ｃｒ時定数制御回路 - Google Patents
Ｃｒ時定数制御回路Info
- Publication number
- JPS59103422A JPS59103422A JP57214462A JP21446282A JPS59103422A JP S59103422 A JPS59103422 A JP S59103422A JP 57214462 A JP57214462 A JP 57214462A JP 21446282 A JP21446282 A JP 21446282A JP S59103422 A JPS59103422 A JP S59103422A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- time constant
- channel
- control circuit
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/28—Modifications for introducing a time delay before switching
Landscapes
- Pulse Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路においてＯＲによる時定数を電
気的特性上、利用した回路に関する。
気的特性上、利用した回路に関する。
従来より半導体集積回路においても集積回路内蔵のコン
デンサと抵抗素子によって第１図もしくは第２図に示す
ような回路によって時定数ＯＲが重要な意味を持つ電気
的特性を利用して来た。しかしながら大きな時定数を必
要とする場合、静電容量Ｏの値もしくは抵抗Ｒの値を大
きくしなければならないが、集積回路内部において大き
な値の静電容量、あるいは大きな値の抵抗を実用的なレ
ベルで作ることは難しく時定数の値には制約があった。
デンサと抵抗素子によって第１図もしくは第２図に示す
ような回路によって時定数ＯＲが重要な意味を持つ電気
的特性を利用して来た。しかしながら大きな時定数を必
要とする場合、静電容量Ｏの値もしくは抵抗Ｒの値を大
きくしなければならないが、集積回路内部において大き
な値の静電容量、あるいは大きな値の抵抗を実用的なレ
ベルで作ることは難しく時定数の値には制約があった。
本発明はかかる制約を除くもので、その目的は任意の大
きなＯＲ時定数値を持つ回路を集積回路内部に作ること
にある。
きなＯＲ時定数値を持つ回路を集積回路内部に作ること
にある。
本発明の他の目的はＯＲ時定数値を制御できる回路を得
ることにある。
ることにある。
更に、本発明の他の目的はＯＲ時定数値を制御し、かつ
切り替えて用いることにより同一のＯｕ時定数回路を異
なった時定数を持つＯＲ時定数回路として事実上、複数
個のＯＲ時定数回路として兼用できる回路を提供するこ
とにある。
切り替えて用いることにより同一のＯｕ時定数回路を異
なった時定数を持つＯＲ時定数回路として事実上、複数
個のＯＲ時定数回路として兼用できる回路を提供するこ
とにある。
以下、実施例にもとづいて本発明の詳細な説明する。第
３図は第１の実施例である。第３図において１５は抵抗
、１６はコンデンサ、１７はＰチャネルＭＯ３ＦＥＴ、
１ＢはＰチャネルＭＯ８Ｆ１！：Ｔ１７のゲートの開閉
をする制御回路、１９は制御回路１８の出力信号、２０
はＯＲ時定数回路の電位を出力する信号ラインである。
３図は第１の実施例である。第３図において１５は抵抗
、１６はコンデンサ、１７はＰチャネルＭＯ３ＦＥＴ、
１ＢはＰチャネルＭＯ８Ｆ１！：Ｔ１７のゲートの開閉
をする制御回路、１９は制御回路１８の出力信号、２０
はＯＲ時定数回路の電位を出力する信号ラインである。
抵抗１５の一端は＋■ＤＤに接続され、他端はＰチャネ
ルＭＯ５ＩＩＦＫＴ１７のソースに接続されている。Ｐ
チャネルＭＯ８ＦＫＴ１７のゲートは制御回路１８の出
力信号１９に接続されている。ＰチャネルＭＯ８ＦＥＴ
１７のドレインはコンデンサ１６の一端に接続され、か
つＯＲ時定数回路の出力２０となっている。コンデンサ
１６の他端は−ｖａｎに接続されている。第３図におい
てＰチャネルＭＯ８ＦＩＴ１７が常に導通状態であった
場合、抵抗１５の抵抗値をＲＯ，コンデンサ１６の静電
容量の値をａＯとし、時間１＝０において出力２ｏの電
位Ｖ（ｔ）の変化はよく知られているようにｖ（ｔ）＝
ｖｎｏ−ＫＸＰ （−−） ０ＲＯ で表わされ、時定数は０ＯＲＯである。さてＰチャネル
ＭＯ３ＦＫＴ１７のゲート電位１９を制御回路１８によ
って制御し、ＰチャネルＭＯＥｌ？ＥＴ１７が導通して
いる時間と遮断されている時間の比をＴＯＮ ′ＭＴＯ
ＦＦ とすれば単位時間内に′ｆＩＬ流の流れる割合
りは となるので等測的に抵抗値もしくは静電容量値が増加し
たことと同じになり時定数は ０ ＲＯ となり大きくなる。スイッチング素子としてのＰチャネ
ルＭＯ８１１ＦＩｅＴ１７が導通している比率りは制御
回路１８によって変えることが出来るので制御回路１日
を適当に設定することにより、集積回路内部に非常に大
きな時定数を持つ回路は勿論のこと、任意の時定数を持
つ回路、可変の時定数を持つ回路を構成できる。
ルＭＯ５ＩＩＦＫＴ１７のソースに接続されている。Ｐ
チャネルＭＯ８ＦＫＴ１７のゲートは制御回路１８の出
力信号１９に接続されている。ＰチャネルＭＯ８ＦＥＴ
１７のドレインはコンデンサ１６の一端に接続され、か
つＯＲ時定数回路の出力２０となっている。コンデンサ
１６の他端は−ｖａｎに接続されている。第３図におい
てＰチャネルＭＯ８ＦＩＴ１７が常に導通状態であった
場合、抵抗１５の抵抗値をＲＯ，コンデンサ１６の静電
容量の値をａＯとし、時間１＝０において出力２ｏの電
位Ｖ（ｔ）の変化はよく知られているようにｖ（ｔ）＝
ｖｎｏ−ＫＸＰ （−−） ０ＲＯ で表わされ、時定数は０ＯＲＯである。さてＰチャネル
ＭＯ３ＦＫＴ１７のゲート電位１９を制御回路１８によ
って制御し、ＰチャネルＭＯＥｌ？ＥＴ１７が導通して
いる時間と遮断されている時間の比をＴＯＮ ′ＭＴＯ
ＦＦ とすれば単位時間内に′ｆＩＬ流の流れる割合
りは となるので等測的に抵抗値もしくは静電容量値が増加し
たことと同じになり時定数は ０ ＲＯ となり大きくなる。スイッチング素子としてのＰチャネ
ルＭＯ８１１ＦＩｅＴ１７が導通している比率りは制御
回路１８によって変えることが出来るので制御回路１日
を適当に設定することにより、集積回路内部に非常に大
きな時定数を持つ回路は勿論のこと、任意の時定数を持
つ回路、可変の時定数を持つ回路を構成できる。
第３図は単なる一実施例に過ぎない。次に他の実施例を
示す。
示す。
第４図は第２の実施例である。第４図において２１は抵
抗、２２はコンデンサ、２３はＰチャネルＭＯ８ＦＩ！
！Ｔ、２４は制御回路である。抵抗２１の一端はコンデ
ンサ２２の一端に接続されている。抵抗２１の他端はＰ
チャネルＭＯ８ＩＰＩＴ２３の一端に接続されている。
抗、２２はコンデンサ、２３はＰチャネルＭＯ８ＦＩ！
！Ｔ、２４は制御回路である。抵抗２１の一端はコンデ
ンサ２２の一端に接続されている。抵抗２１の他端はＰ
チャネルＭＯ８ＩＰＩＴ２３の一端に接続されている。
ＰチャネルＭＯ８？Ｉ［！Ｔ２５の他端はコンデンサ２
２の他端に接続されている。ＰチャネルＭＯ８？ΣＴ２
３のゲートは制御回路２４によって制御されている。以
上の回路構成はＰチャネルＭＯ８ＦＩＩ：Ｔ２３が導通
したときに抵抗２１とコンデンサ２２が並列になる場合
の回路例で、第３図の回路例の場合と同じように制御回
路２４でＰチャネルＭＯ５ＦＫＴ２３の開閉を制御する
ことにより時定数ＯＲを変えることが出来る。
２の他端に接続されている。ＰチャネルＭＯ８？ΣＴ２
３のゲートは制御回路２４によって制御されている。以
上の回路構成はＰチャネルＭＯ８ＦＩＩ：Ｔ２３が導通
したときに抵抗２１とコンデンサ２２が並列になる場合
の回路例で、第３図の回路例の場合と同じように制御回
路２４でＰチャネルＭＯ５ＦＫＴ２３の開閉を制御する
ことにより時定数ＯＲを変えることが出来る。
第５図は第３の実施例である。第５図において２５は抵
抗、２６はコンデンサ、２７はＰチャネルＭＯ８ＦＩｉ
Ｔ、２８は制御回路、３０．３１はトランスミッション
ゲートである。抵抗２５の一端は＋Ｖｎｏに接続され、
他端はＰチャネルＭＯ８ＦＫＴ２７のソースに接続され
ている。ＰチャネルＭＯ８１ＦＥＴ２７のゲートは制御
回路２８に接続されている。ＰチャネルＭＯ８ＩＦＥＴ
２７のドレインはコンデンサ２６の一端に接続され、か
つＯＲ時定数回路の出力２９となっている。コンデンサ
２６の他端は−Ｖｓｓに接続されている。
抗、２６はコンデンサ、２７はＰチャネルＭＯ８ＦＩｉ
Ｔ、２８は制御回路、３０．３１はトランスミッション
ゲートである。抵抗２５の一端は＋Ｖｎｏに接続され、
他端はＰチャネルＭＯ８ＦＫＴ２７のソースに接続され
ている。ＰチャネルＭＯ８１ＦＥＴ２７のゲートは制御
回路２８に接続されている。ＰチャネルＭＯ８ＩＦＥＴ
２７のドレインはコンデンサ２６の一端に接続され、か
つＯＲ時定数回路の出力２９となっている。コンデンサ
２６の他端は−Ｖｓｓに接続されている。
ＯＲ時定数回路の出力信号２９はトラー゛ンスミッシヲ
ンゲート３０を通して信号ライン３２に通じ、また出力
信号２９はトランスミッションゲート３１を通して信号
ライン３３に出力される。以上の回路構成においてトラ
ンスミッションゲート３０が導通しているときに制御回
路２８によりＰチャネルＭＯ８ＦＫ’ｌ”２７が導通し
ている比率りをＤ：ＤＡ とし、またトランスミッショ
ンゲート３１が導通しているときに制御回路２８により
比率りをＤ＝ＤＢとして使い分ければ第５図の回路ひと
つで異なった時定数を持つ回路を兼用できる第６図は第
４の実施例である。第６図において３５はＰチャネルＭ
Ｏ８ＦＦ！Ｔ、１６はコンデンサ、１７はＰチャネルＭ
Ｏ８ＦＥＴ、１ＢはＰチャネルＭＯ８ＦＥＴ１７のゲー
トの開閉を制御する制御回路、１９は制御回路１８の出
力信号、２０はＯＲ時定数回路の電位を出力する信号ラ
インである。ＰチャネルＭＯ８Ｆ］１ｉＴ３５のゲート
は−ＷａＳに接続され、ソースは＋ＶＤＤに接続され、
ドレインはＰチャネルＭＯ８Ｆ］１ＣＴ１７のソースに
接続されている。ＰチャネルＭＯ８ＦＮ！！Ｔ１７のゲ
ートは制御回路１８の出力信号１９に接続されている。
ンゲート３０を通して信号ライン３２に通じ、また出力
信号２９はトランスミッションゲート３１を通して信号
ライン３３に出力される。以上の回路構成においてトラ
ンスミッションゲート３０が導通しているときに制御回
路２８によりＰチャネルＭＯ８ＦＫ’ｌ”２７が導通し
ている比率りをＤ：ＤＡ とし、またトランスミッショ
ンゲート３１が導通しているときに制御回路２８により
比率りをＤ＝ＤＢとして使い分ければ第５図の回路ひと
つで異なった時定数を持つ回路を兼用できる第６図は第
４の実施例である。第６図において３５はＰチャネルＭ
Ｏ８ＦＦ！Ｔ、１６はコンデンサ、１７はＰチャネルＭ
Ｏ８ＦＥＴ、１ＢはＰチャネルＭＯ８ＦＥＴ１７のゲー
トの開閉を制御する制御回路、１９は制御回路１８の出
力信号、２０はＯＲ時定数回路の電位を出力する信号ラ
インである。ＰチャネルＭＯ８Ｆ］１ｉＴ３５のゲート
は−ＷａＳに接続され、ソースは＋ＶＤＤに接続され、
ドレインはＰチャネルＭＯ８Ｆ］１ＣＴ１７のソースに
接続されている。ＰチャネルＭＯ８ＦＮ！！Ｔ１７のゲ
ートは制御回路１８の出力信号１９に接続されている。
ＰチャネルＭＯ９ＦＩ［！Ｔ１７のドレインはコンデン
サ１６の一端に接続され、かつＯＲ時定数回路の出力２
０となっている。コンデンサ１６の他端は−ｙｓｓに接
続されている。
サ１６の一端に接続され、かつＯＲ時定数回路の出力２
０となっている。コンデンサ１６の他端は−ｙｓｓに接
続されている。
以上、第６図の回路構成は第２図の回路において抵抗１
５をＰチャネルＭＯ８ＦＩＴ３５で置き換えたもので、
他の素子、及び配線１７〜２０は全く対応している。し
たがってＭＯ８ＩＭＤＴに抵抗の役目をさせたものであ
り、他の回路構成、及び動作は第２図の回路と同じであ
る。
５をＰチャネルＭＯ８ＦＩＴ３５で置き換えたもので、
他の素子、及び配線１７〜２０は全く対応している。し
たがってＭＯ８ＩＭＤＴに抵抗の役目をさせたものであ
り、他の回路構成、及び動作は第２図の回路と同じであ
る。
第７図は第５の実施例である。第７図において３６はＰ
チャネルＭＯ８ＦＥＴ、１６はコンデンサ、１．８はＰ
チャネルＭＯ８ＦＥＴ３６のゲートの開閉を制御する制
御回路、１９は制御回路１８の出力信号、２０はＯＲ時
定数回路の電位を出力する信号ラインである。Ｐチャネ
ルＭＯ８ＦＫＴ３６のソースは＋７ＤＤに接続され、他
端であるドレインはコンデンサ１６の一端に接続され、
かつＯＲ時定数回路の出力２０となっている。コンデン
サ１６の他端は−Ｖｓｓに接続されている。
チャネルＭＯ８ＦＥＴ、１６はコンデンサ、１．８はＰ
チャネルＭＯ８ＦＥＴ３６のゲートの開閉を制御する制
御回路、１９は制御回路１８の出力信号、２０はＯＲ時
定数回路の電位を出力する信号ラインである。Ｐチャネ
ルＭＯ８ＦＫＴ３６のソースは＋７ＤＤに接続され、他
端であるドレインはコンデンサ１６の一端に接続され、
かつＯＲ時定数回路の出力２０となっている。コンデン
サ１６の他端は−Ｖｓｓに接続されている。
制御回路１８の出力信号１９はＰチャネルＭＯ８ＦＩＴ
３６のゲートに接続されている。以上、第７図の回路構
成は第６図の回路において２個のＰチャネルＭＯ８ＦＥ
Ｔ３５．１７を１個のＰチャネルＭＯ８ＦＥＴ１６で置
き換え、兼用させたものである。したがって第７図にお
いてＰチャネルＭＯ８ＦＫＴ３６は抵抗とともにスイッ
チング素子の役目をしており、他の回路構成、及び動作
は第６図の回路と同じである。
３６のゲートに接続されている。以上、第７図の回路構
成は第６図の回路において２個のＰチャネルＭＯ８ＦＥ
Ｔ３５．１７を１個のＰチャネルＭＯ８ＦＥＴ１６で置
き換え、兼用させたものである。したがって第７図にお
いてＰチャネルＭＯ８ＦＫＴ３６は抵抗とともにスイッ
チング素子の役目をしており、他の回路構成、及び動作
は第６図の回路と同じである。
第８図は第６の実施例である。第８図において１５は抵
抗、１６はコンデンサ、破ｌｌ１ｉ！３７の枠の中はト
ランスミッションゲート、１８はトランスミッションゲ
ート３７の開閉を制御する制御回路、１９は制御回路１
８の出力信号、２０はＯＲ時定数回路の電位を出力する
信号ラインである。第８図の回路構成は第３図の回路に
おいてスイッチング素子であるＰチャネルＭＯ８？ＩＣ
Ｔ１７をトランスミッションゲート３７で置き換えたも
ので、他の回路構成、及び回路動作は第３図の回路と同
じである。
抗、１６はコンデンサ、破ｌｌ１ｉ！３７の枠の中はト
ランスミッションゲート、１８はトランスミッションゲ
ート３７の開閉を制御する制御回路、１９は制御回路１
８の出力信号、２０はＯＲ時定数回路の電位を出力する
信号ラインである。第８図の回路構成は第３図の回路に
おいてスイッチング素子であるＰチャネルＭＯ８？ＩＣ
Ｔ１７をトランスミッションゲート３７で置き換えたも
ので、他の回路構成、及び回路動作は第３図の回路と同
じである。
以上の第３図〜第８図の実施例は例としてあげたのみで
、本質的にはコンデンサと抵抗素子とスイッチング素子
と該スイッチング素子の開閉を制御する制御回路から構
成されていればよく、スイッチング素子はＰチャネルＭ
Ｏ８ＩＦＩＴとトランスミッションゲートの例をあげた
が、ＮチャネルＭＯＳＦＩ！：Ｔやバイポーラトランジ
スタで構成しても良い。また抵抗素子は抵抗と等価の役
目をするものならよく、例えばＰ−拡散抵抗、Ｎ−拡散
抵抗、ポリシリコン、ＰチャネルＭＯ８ＦＥＴ。
、本質的にはコンデンサと抵抗素子とスイッチング素子
と該スイッチング素子の開閉を制御する制御回路から構
成されていればよく、スイッチング素子はＰチャネルＭ
Ｏ８ＩＦＩＴとトランスミッションゲートの例をあげた
が、ＮチャネルＭＯＳＦＩ！：Ｔやバイポーラトランジ
スタで構成しても良い。また抵抗素子は抵抗と等価の役
目をするものならよく、例えばＰ−拡散抵抗、Ｎ−拡散
抵抗、ポリシリコン、ＰチャネルＭＯ８ＦＥＴ。
ＮチャネルＭＯ８？ＩＴ等が使用できる。またコンデン
サもジャンクシ目ン容量を利用しても良いし、絶縁膜を
介した静電容量を用いても良い。また制御回路の制御の
仕方も一定の割合で開閉する方式もあれば、状態に応じ
て開閉の割合を変えて制御する方式もある。そして前述
した各回路要素の様々な組合せが可能である。
サもジャンクシ目ン容量を利用しても良いし、絶縁膜を
介した静電容量を用いても良い。また制御回路の制御の
仕方も一定の割合で開閉する方式もあれば、状態に応じ
て開閉の割合を変えて制御する方式もある。そして前述
した各回路要素の様々な組合せが可能である。
以上、本発明はコンデンサと抵抗素子とスイッチング素
子と該スイッチング素子の開閉を制御する制御回路によ
って構成され、制御回路によりスイッチング素子を開閉
することによって、時定数の大きなＯＲ時定数回路や時
定数の値を可変に出来るＯＲ時定数回路、そして事実上
、複数個の回路として兼用できるＯＲ時定数回路等を半
導体集積回路内部に設けることを可能にするものである
子と該スイッチング素子の開閉を制御する制御回路によ
って構成され、制御回路によりスイッチング素子を開閉
することによって、時定数の大きなＯＲ時定数回路や時
定数の値を可変に出来るＯＲ時定数回路、そして事実上
、複数個の回路として兼用できるＯＲ時定数回路等を半
導体集積回路内部に設けることを可能にするものである
第１図は直列型のＯＲ回路、第２図は並列型のＯＲ回路
、第３図、第４図、第５図、第６図、第７図、第８図は
本発明の実施例である。 １１．１３，１５，２１．２５・・・・・・抵 抗１２
．１４，１６，２２．２６・・・・・・コンデンサー
７ 、２３ 、２７ 、３５ 、３６・・・・・・Ｐチ
ャネルＭＯ８ＦＩ！ｉＴ １ Ｂ 、 ２４ 、２８・・・・・・制御回路１９．
２０，２９，３２．３３・・・・・・信号ライン３０．
３１，５７・・・・・・トランスミッションゲート 以 上 出願人 株式会社識訪精工舎 代理人 弁理士 最上 務 つり。 第３日 第４関 第５図 第６図 Ｖｓｓ
、第３図、第４図、第５図、第６図、第７図、第８図は
本発明の実施例である。 １１．１３，１５，２１．２５・・・・・・抵 抗１２
．１４，１６，２２．２６・・・・・・コンデンサー
７ 、２３ 、２７ 、３５ 、３６・・・・・・Ｐチ
ャネルＭＯ８ＦＩ！ｉＴ １ Ｂ 、 ２４ 、２８・・・・・・制御回路１９．
２０，２９，３２．３３・・・・・・信号ライン３０．
３１，５７・・・・・・トランスミッションゲート 以 上 出願人 株式会社識訪精工舎 代理人 弁理士 最上 務 つり。 第３日 第４関 第５図 第６図 Ｖｓｓ
Claims (2)
- （１） 半導体集積回路においてコンデンサと抵抗素
子とスイッチング素子、及び該スイッチング素子の開閉
を制御する制御回路からなり、前記スイッチング素子の
開閉を制御することにより時定数の値を制御可能に構成
されたことを特徴とするＯＲ時定数制御回路。 - （２）抵抗素子がＭ＠ｓ抵抗により構成されたことを特
徴とする特許請求の範囲第１項記載のＯＲ時定数制御回
路。 （３〕 抵抗素子がＭＯ８抵抗により構成され、かつ
スイッチング素子として兼用することを特徴とする特許
請求の範囲第１項記載のＯＲ時定数制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57214462A JPS59103422A (ja) | 1982-12-06 | 1982-12-06 | Ｃｒ時定数制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57214462A JPS59103422A (ja) | 1982-12-06 | 1982-12-06 | Ｃｒ時定数制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59103422A true JPS59103422A (ja) | 1984-06-14 |
Family
ID=16656133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57214462A Pending JPS59103422A (ja) | 1982-12-06 | 1982-12-06 | Ｃｒ時定数制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59103422A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5028823A (en) * | 1988-08-06 | 1991-07-02 | Mitsubishi Denki Kabushiki Kaisha | Delay device with intermittent capacitor discharge |
| WO2008097678A1 (en) * | 2007-02-08 | 2008-08-14 | Allegro Microsystems, Inc. | Integrated fault output/fault response delay circuit |
-
1982
- 1982-12-06 JP JP57214462A patent/JPS59103422A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5028823A (en) * | 1988-08-06 | 1991-07-02 | Mitsubishi Denki Kabushiki Kaisha | Delay device with intermittent capacitor discharge |
| WO2008097678A1 (en) * | 2007-02-08 | 2008-08-14 | Allegro Microsystems, Inc. | Integrated fault output/fault response delay circuit |
| US7573393B2 (en) | 2007-02-08 | 2009-08-11 | Allegro Microsystems, Inc. | Integrated fault output/fault response delay circuit |
| JP4887432B2 (ja) * | 2007-02-08 | 2012-02-29 | アレグロ・マイクロシステムズ・インコーポレーテッド | 集積型障害出力／障害応答遅延回路 |
| KR101366768B1 (ko) * | 2007-02-08 | 2014-02-21 | 알레그로 마이크로시스템스, 엘엘씨 | 집적된 결함 출력/결함 반응 지연 회로 |
| DE112008000151B4 (de) | 2007-02-08 | 2018-12-06 | Allegro Microsystems, Llc | Integrierte Schaltung für einen Fehleranzeige-Ausgang bzw. eine Fehleransprech-Verzögerung |
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