JPS59103422A - Cr時定数制御回路 - Google Patents
Cr時定数制御回路Info
- Publication number
- JPS59103422A JPS59103422A JP57214462A JP21446282A JPS59103422A JP S59103422 A JPS59103422 A JP S59103422A JP 57214462 A JP57214462 A JP 57214462A JP 21446282 A JP21446282 A JP 21446282A JP S59103422 A JPS59103422 A JP S59103422A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- time constant
- channel
- control circuit
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/28—Modifications for introducing a time delay before switching
Landscapes
- Pulse Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路においてORによる時定数を電
気的特性上、利用した回路に関する。
気的特性上、利用した回路に関する。
従来より半導体集積回路においても集積回路内蔵のコン
デンサと抵抗素子によって第1図もしくは第2図に示す
ような回路によって時定数ORが重要な意味を持つ電気
的特性を利用して来た。しかしながら大きな時定数を必
要とする場合、静電容量Oの値もしくは抵抗Rの値を大
きくしなければならないが、集積回路内部において大き
な値の静電容量、あるいは大きな値の抵抗を実用的なレ
ベルで作ることは難しく時定数の値には制約があった。
デンサと抵抗素子によって第1図もしくは第2図に示す
ような回路によって時定数ORが重要な意味を持つ電気
的特性を利用して来た。しかしながら大きな時定数を必
要とする場合、静電容量Oの値もしくは抵抗Rの値を大
きくしなければならないが、集積回路内部において大き
な値の静電容量、あるいは大きな値の抵抗を実用的なレ
ベルで作ることは難しく時定数の値には制約があった。
本発明はかかる制約を除くもので、その目的は任意の大
きなOR時定数値を持つ回路を集積回路内部に作ること
にある。
きなOR時定数値を持つ回路を集積回路内部に作ること
にある。
本発明の他の目的はOR時定数値を制御できる回路を得
ることにある。
ることにある。
更に、本発明の他の目的はOR時定数値を制御し、かつ
切り替えて用いることにより同一のOu時定数回路を異
なった時定数を持つOR時定数回路として事実上、複数
個のOR時定数回路として兼用できる回路を提供するこ
とにある。
切り替えて用いることにより同一のOu時定数回路を異
なった時定数を持つOR時定数回路として事実上、複数
個のOR時定数回路として兼用できる回路を提供するこ
とにある。
以下、実施例にもとづいて本発明の詳細な説明する。第
3図は第1の実施例である。第3図において15は抵抗
、16はコンデンサ、17はPチャネルMO3FET、
1BはPチャネルMO8F1!:T17のゲートの開閉
をする制御回路、19は制御回路18の出力信号、20
はOR時定数回路の電位を出力する信号ラインである。
3図は第1の実施例である。第3図において15は抵抗
、16はコンデンサ、17はPチャネルMO3FET、
1BはPチャネルMO8F1!:T17のゲートの開閉
をする制御回路、19は制御回路18の出力信号、20
はOR時定数回路の電位を出力する信号ラインである。
抵抗15の一端は+■DDに接続され、他端はPチャネ
ルMO5IIFKT17のソースに接続されている。P
チャネルMO8FKT17のゲートは制御回路18の出
力信号19に接続されている。PチャネルMO8FET
17のドレインはコンデンサ16の一端に接続され、か
つOR時定数回路の出力20となっている。コンデンサ
16の他端は−vanに接続されている。第3図におい
てPチャネルMO8FIT17が常に導通状態であった
場合、抵抗15の抵抗値をRO,コンデンサ16の静電
容量の値をaOとし、時間1=0において出力2oの電
位V(t)の変化はよく知られているようにv(t)=
vno−KXP (−−) 0RO で表わされ、時定数は0OROである。さてPチャネル
MO3FKT17のゲート電位19を制御回路18によ
って制御し、PチャネルMOEl?ET17が導通して
いる時間と遮断されている時間の比をTON ′MTO
FF とすれば単位時間内に′fIL流の流れる割合
りは となるので等測的に抵抗値もしくは静電容量値が増加し
たことと同じになり時定数は 0 RO となり大きくなる。スイッチング素子としてのPチャネ
ルMO811FIeT17が導通している比率りは制御
回路18によって変えることが出来るので制御回路1日
を適当に設定することにより、集積回路内部に非常に大
きな時定数を持つ回路は勿論のこと、任意の時定数を持
つ回路、可変の時定数を持つ回路を構成できる。
ルMO5IIFKT17のソースに接続されている。P
チャネルMO8FKT17のゲートは制御回路18の出
力信号19に接続されている。PチャネルMO8FET
17のドレインはコンデンサ16の一端に接続され、か
つOR時定数回路の出力20となっている。コンデンサ
16の他端は−vanに接続されている。第3図におい
てPチャネルMO8FIT17が常に導通状態であった
場合、抵抗15の抵抗値をRO,コンデンサ16の静電
容量の値をaOとし、時間1=0において出力2oの電
位V(t)の変化はよく知られているようにv(t)=
vno−KXP (−−) 0RO で表わされ、時定数は0OROである。さてPチャネル
MO3FKT17のゲート電位19を制御回路18によ
って制御し、PチャネルMOEl?ET17が導通して
いる時間と遮断されている時間の比をTON ′MTO
FF とすれば単位時間内に′fIL流の流れる割合
りは となるので等測的に抵抗値もしくは静電容量値が増加し
たことと同じになり時定数は 0 RO となり大きくなる。スイッチング素子としてのPチャネ
ルMO811FIeT17が導通している比率りは制御
回路18によって変えることが出来るので制御回路1日
を適当に設定することにより、集積回路内部に非常に大
きな時定数を持つ回路は勿論のこと、任意の時定数を持
つ回路、可変の時定数を持つ回路を構成できる。
第3図は単なる一実施例に過ぎない。次に他の実施例を
示す。
示す。
第4図は第2の実施例である。第4図において21は抵
抗、22はコンデンサ、23はPチャネルMO8FI!
!T、24は制御回路である。抵抗21の一端はコンデ
ンサ22の一端に接続されている。抵抗21の他端はP
チャネルMO8IPIT23の一端に接続されている。
抗、22はコンデンサ、23はPチャネルMO8FI!
!T、24は制御回路である。抵抗21の一端はコンデ
ンサ22の一端に接続されている。抵抗21の他端はP
チャネルMO8IPIT23の一端に接続されている。
PチャネルMO8?I[!T25の他端はコンデンサ2
2の他端に接続されている。PチャネルMO8?ΣT2
3のゲートは制御回路24によって制御されている。以
上の回路構成はPチャネルMO8FII:T23が導通
したときに抵抗21とコンデンサ22が並列になる場合
の回路例で、第3図の回路例の場合と同じように制御回
路24でPチャネルMO5FKT23の開閉を制御する
ことにより時定数ORを変えることが出来る。
2の他端に接続されている。PチャネルMO8?ΣT2
3のゲートは制御回路24によって制御されている。以
上の回路構成はPチャネルMO8FII:T23が導通
したときに抵抗21とコンデンサ22が並列になる場合
の回路例で、第3図の回路例の場合と同じように制御回
路24でPチャネルMO5FKT23の開閉を制御する
ことにより時定数ORを変えることが出来る。
第5図は第3の実施例である。第5図において25は抵
抗、26はコンデンサ、27はPチャネルMO8FIi
T、28は制御回路、30.31はトランスミッション
ゲートである。抵抗25の一端は+Vnoに接続され、
他端はPチャネルMO8FKT27のソースに接続され
ている。PチャネルMO81FET27のゲートは制御
回路28に接続されている。PチャネルMO8IFET
27のドレインはコンデンサ26の一端に接続され、か
つOR時定数回路の出力29となっている。コンデンサ
26の他端は−Vssに接続されている。
抗、26はコンデンサ、27はPチャネルMO8FIi
T、28は制御回路、30.31はトランスミッション
ゲートである。抵抗25の一端は+Vnoに接続され、
他端はPチャネルMO8FKT27のソースに接続され
ている。PチャネルMO81FET27のゲートは制御
回路28に接続されている。PチャネルMO8IFET
27のドレインはコンデンサ26の一端に接続され、か
つOR時定数回路の出力29となっている。コンデンサ
26の他端は−Vssに接続されている。
OR時定数回路の出力信号29はトラー゛ンスミッシヲ
ンゲート30を通して信号ライン32に通じ、また出力
信号29はトランスミッションゲート31を通して信号
ライン33に出力される。以上の回路構成においてトラ
ンスミッションゲート30が導通しているときに制御回
路28によりPチャネルMO8FK’l”27が導通し
ている比率りをD:DA とし、またトランスミッショ
ンゲート31が導通しているときに制御回路28により
比率りをD=DBとして使い分ければ第5図の回路ひと
つで異なった時定数を持つ回路を兼用できる第6図は第
4の実施例である。第6図において35はPチャネルM
O8FF!T、16はコンデンサ、17はPチャネルM
O8FET、1BはPチャネルMO8FET17のゲー
トの開閉を制御する制御回路、19は制御回路18の出
力信号、20はOR時定数回路の電位を出力する信号ラ
インである。PチャネルMO8F]1iT35のゲート
は−WaSに接続され、ソースは+VDDに接続され、
ドレインはPチャネルMO8F]1CT17のソースに
接続されている。PチャネルMO8FN!!T17のゲ
ートは制御回路18の出力信号19に接続されている。
ンゲート30を通して信号ライン32に通じ、また出力
信号29はトランスミッションゲート31を通して信号
ライン33に出力される。以上の回路構成においてトラ
ンスミッションゲート30が導通しているときに制御回
路28によりPチャネルMO8FK’l”27が導通し
ている比率りをD:DA とし、またトランスミッショ
ンゲート31が導通しているときに制御回路28により
比率りをD=DBとして使い分ければ第5図の回路ひと
つで異なった時定数を持つ回路を兼用できる第6図は第
4の実施例である。第6図において35はPチャネルM
O8FF!T、16はコンデンサ、17はPチャネルM
O8FET、1BはPチャネルMO8FET17のゲー
トの開閉を制御する制御回路、19は制御回路18の出
力信号、20はOR時定数回路の電位を出力する信号ラ
インである。PチャネルMO8F]1iT35のゲート
は−WaSに接続され、ソースは+VDDに接続され、
ドレインはPチャネルMO8F]1CT17のソースに
接続されている。PチャネルMO8FN!!T17のゲ
ートは制御回路18の出力信号19に接続されている。
PチャネルMO9FI[!T17のドレインはコンデン
サ16の一端に接続され、かつOR時定数回路の出力2
0となっている。コンデンサ16の他端は−yssに接
続されている。
サ16の一端に接続され、かつOR時定数回路の出力2
0となっている。コンデンサ16の他端は−yssに接
続されている。
以上、第6図の回路構成は第2図の回路において抵抗1
5をPチャネルMO8FIT35で置き換えたもので、
他の素子、及び配線17〜20は全く対応している。し
たがってMO8IMDTに抵抗の役目をさせたものであ
り、他の回路構成、及び動作は第2図の回路と同じであ
る。
5をPチャネルMO8FIT35で置き換えたもので、
他の素子、及び配線17〜20は全く対応している。し
たがってMO8IMDTに抵抗の役目をさせたものであ
り、他の回路構成、及び動作は第2図の回路と同じであ
る。
第7図は第5の実施例である。第7図において36はP
チャネルMO8FET、16はコンデンサ、1.8はP
チャネルMO8FET36のゲートの開閉を制御する制
御回路、19は制御回路18の出力信号、20はOR時
定数回路の電位を出力する信号ラインである。Pチャネ
ルMO8FKT36のソースは+7DDに接続され、他
端であるドレインはコンデンサ16の一端に接続され、
かつOR時定数回路の出力20となっている。コンデン
サ16の他端は−Vssに接続されている。
チャネルMO8FET、16はコンデンサ、1.8はP
チャネルMO8FET36のゲートの開閉を制御する制
御回路、19は制御回路18の出力信号、20はOR時
定数回路の電位を出力する信号ラインである。Pチャネ
ルMO8FKT36のソースは+7DDに接続され、他
端であるドレインはコンデンサ16の一端に接続され、
かつOR時定数回路の出力20となっている。コンデン
サ16の他端は−Vssに接続されている。
制御回路18の出力信号19はPチャネルMO8FIT
36のゲートに接続されている。以上、第7図の回路構
成は第6図の回路において2個のPチャネルMO8FE
T35.17を1個のPチャネルMO8FET16で置
き換え、兼用させたものである。したがって第7図にお
いてPチャネルMO8FKT36は抵抗とともにスイッ
チング素子の役目をしており、他の回路構成、及び動作
は第6図の回路と同じである。
36のゲートに接続されている。以上、第7図の回路構
成は第6図の回路において2個のPチャネルMO8FE
T35.17を1個のPチャネルMO8FET16で置
き換え、兼用させたものである。したがって第7図にお
いてPチャネルMO8FKT36は抵抗とともにスイッ
チング素子の役目をしており、他の回路構成、及び動作
は第6図の回路と同じである。
第8図は第6の実施例である。第8図において15は抵
抗、16はコンデンサ、破ll1i!37の枠の中はト
ランスミッションゲート、18はトランスミッションゲ
ート37の開閉を制御する制御回路、19は制御回路1
8の出力信号、20はOR時定数回路の電位を出力する
信号ラインである。第8図の回路構成は第3図の回路に
おいてスイッチング素子であるPチャネルMO8?IC
T17をトランスミッションゲート37で置き換えたも
ので、他の回路構成、及び回路動作は第3図の回路と同
じである。
抗、16はコンデンサ、破ll1i!37の枠の中はト
ランスミッションゲート、18はトランスミッションゲ
ート37の開閉を制御する制御回路、19は制御回路1
8の出力信号、20はOR時定数回路の電位を出力する
信号ラインである。第8図の回路構成は第3図の回路に
おいてスイッチング素子であるPチャネルMO8?IC
T17をトランスミッションゲート37で置き換えたも
ので、他の回路構成、及び回路動作は第3図の回路と同
じである。
以上の第3図〜第8図の実施例は例としてあげたのみで
、本質的にはコンデンサと抵抗素子とスイッチング素子
と該スイッチング素子の開閉を制御する制御回路から構
成されていればよく、スイッチング素子はPチャネルM
O8IFITとトランスミッションゲートの例をあげた
が、NチャネルMOSFI!:Tやバイポーラトランジ
スタで構成しても良い。また抵抗素子は抵抗と等価の役
目をするものならよく、例えばP−拡散抵抗、N−拡散
抵抗、ポリシリコン、PチャネルMO8FET。
、本質的にはコンデンサと抵抗素子とスイッチング素子
と該スイッチング素子の開閉を制御する制御回路から構
成されていればよく、スイッチング素子はPチャネルM
O8IFITとトランスミッションゲートの例をあげた
が、NチャネルMOSFI!:Tやバイポーラトランジ
スタで構成しても良い。また抵抗素子は抵抗と等価の役
目をするものならよく、例えばP−拡散抵抗、N−拡散
抵抗、ポリシリコン、PチャネルMO8FET。
NチャネルMO8?IT等が使用できる。またコンデン
サもジャンクシ目ン容量を利用しても良いし、絶縁膜を
介した静電容量を用いても良い。また制御回路の制御の
仕方も一定の割合で開閉する方式もあれば、状態に応じ
て開閉の割合を変えて制御する方式もある。そして前述
した各回路要素の様々な組合せが可能である。
サもジャンクシ目ン容量を利用しても良いし、絶縁膜を
介した静電容量を用いても良い。また制御回路の制御の
仕方も一定の割合で開閉する方式もあれば、状態に応じ
て開閉の割合を変えて制御する方式もある。そして前述
した各回路要素の様々な組合せが可能である。
以上、本発明はコンデンサと抵抗素子とスイッチング素
子と該スイッチング素子の開閉を制御する制御回路によ
って構成され、制御回路によりスイッチング素子を開閉
することによって、時定数の大きなOR時定数回路や時
定数の値を可変に出来るOR時定数回路、そして事実上
、複数個の回路として兼用できるOR時定数回路等を半
導体集積回路内部に設けることを可能にするものである
子と該スイッチング素子の開閉を制御する制御回路によ
って構成され、制御回路によりスイッチング素子を開閉
することによって、時定数の大きなOR時定数回路や時
定数の値を可変に出来るOR時定数回路、そして事実上
、複数個の回路として兼用できるOR時定数回路等を半
導体集積回路内部に設けることを可能にするものである
第1図は直列型のOR回路、第2図は並列型のOR回路
、第3図、第4図、第5図、第6図、第7図、第8図は
本発明の実施例である。 11.13,15,21.25・・・・・・抵 抗12
.14,16,22.26・・・・・・コンデンサー
7 、23 、27 、35 、36・・・・・・Pチ
ャネルMO8FI!iT 1 B 、 24 、28・・・・・・制御回路19.
20,29,32.33・・・・・・信号ライン30.
31,57・・・・・・トランスミッションゲート 以 上 出願人 株式会社識訪精工舎 代理人 弁理士 最上 務 つり。 第3日 第4関 第5図 第6図 Vss
、第3図、第4図、第5図、第6図、第7図、第8図は
本発明の実施例である。 11.13,15,21.25・・・・・・抵 抗12
.14,16,22.26・・・・・・コンデンサー
7 、23 、27 、35 、36・・・・・・Pチ
ャネルMO8FI!iT 1 B 、 24 、28・・・・・・制御回路19.
20,29,32.33・・・・・・信号ライン30.
31,57・・・・・・トランスミッションゲート 以 上 出願人 株式会社識訪精工舎 代理人 弁理士 最上 務 つり。 第3日 第4関 第5図 第6図 Vss
Claims (2)
- (1) 半導体集積回路においてコンデンサと抵抗素
子とスイッチング素子、及び該スイッチング素子の開閉
を制御する制御回路からなり、前記スイッチング素子の
開閉を制御することにより時定数の値を制御可能に構成
されたことを特徴とするOR時定数制御回路。 - (2)抵抗素子がM@s抵抗により構成されたことを特
徴とする特許請求の範囲第1項記載のOR時定数制御回
路。 (3〕 抵抗素子がMO8抵抗により構成され、かつ
スイッチング素子として兼用することを特徴とする特許
請求の範囲第1項記載のOR時定数制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57214462A JPS59103422A (ja) | 1982-12-06 | 1982-12-06 | Cr時定数制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57214462A JPS59103422A (ja) | 1982-12-06 | 1982-12-06 | Cr時定数制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59103422A true JPS59103422A (ja) | 1984-06-14 |
Family
ID=16656133
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57214462A Pending JPS59103422A (ja) | 1982-12-06 | 1982-12-06 | Cr時定数制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59103422A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5028823A (en) * | 1988-08-06 | 1991-07-02 | Mitsubishi Denki Kabushiki Kaisha | Delay device with intermittent capacitor discharge |
WO2008097678A1 (en) * | 2007-02-08 | 2008-08-14 | Allegro Microsystems, Inc. | Integrated fault output/fault response delay circuit |
-
1982
- 1982-12-06 JP JP57214462A patent/JPS59103422A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5028823A (en) * | 1988-08-06 | 1991-07-02 | Mitsubishi Denki Kabushiki Kaisha | Delay device with intermittent capacitor discharge |
WO2008097678A1 (en) * | 2007-02-08 | 2008-08-14 | Allegro Microsystems, Inc. | Integrated fault output/fault response delay circuit |
US7573393B2 (en) | 2007-02-08 | 2009-08-11 | Allegro Microsystems, Inc. | Integrated fault output/fault response delay circuit |
JP4887432B2 (ja) * | 2007-02-08 | 2012-02-29 | アレグロ・マイクロシステムズ・インコーポレーテッド | 集積型障害出力/障害応答遅延回路 |
KR101366768B1 (ko) * | 2007-02-08 | 2014-02-21 | 알레그로 마이크로시스템스, 엘엘씨 | 집적된 결함 출력/결함 반응 지연 회로 |
DE112008000151B4 (de) | 2007-02-08 | 2018-12-06 | Allegro Microsystems, Llc | Integrierte Schaltung für einen Fehleranzeige-Ausgang bzw. eine Fehleransprech-Verzögerung |
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