JPS58207728A - トランジスタ回路 - Google Patents
トランジスタ回路Info
- Publication number
- JPS58207728A JPS58207728A JP57090621A JP9062182A JPS58207728A JP S58207728 A JPS58207728 A JP S58207728A JP 57090621 A JP57090621 A JP 57090621A JP 9062182 A JP9062182 A JP 9062182A JP S58207728 A JPS58207728 A JP S58207728A
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- JP
- Japan
- Prior art keywords
- power supply
- voltage
- source
- fluctuation
- input
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はトランジスタ回路に係わり特に１源電圧が変動
し念時のＵＭＣ）８インバ一タ回路の入出力特性の改善
に関する。
し念時のＵＭＣ）８インバ一タ回路の入出力特性の改善
に関する。
従来のＣＭ（Ｊ８８インバ一タ路において、電源磁圧が
許容幅内で変動する場合について考察すると、電源４圧
の典型値をＶＣＣｔ）’ｐ＋許容の下限値、上限値をそ
れぞれＶｃｃＭｉｎ＊ Ｖｃｃｗｈｘとする。第１図に
従来のＣＭ０８インバータ回路を示す。第１図において
、Ｖｉｎ／ｆｉ入力、ｖｏｕｔは出力、ＱｘｆｉＰｆヤ
ンネル・トランジスタ、Ｑｌはへチャンネル・トランジ
スタである。第２図は第１図の回路において、電源嵯圧
ＶＣＣが、ＶｃｃＭｉｎ＊ Ｖｃｃｔｙｐ＋ＶｃｃＭｈ
ｘの３通りの４合の入出力特性を示したものである。
許容幅内で変動する場合について考察すると、電源４圧
の典型値をＶＣＣｔ）’ｐ＋許容の下限値、上限値をそ
れぞれＶｃｃＭｉｎ＊ Ｖｃｃｗｈｘとする。第１図に
従来のＣＭ０８インバータ回路を示す。第１図において
、Ｖｉｎ／ｆｉ入力、ｖｏｕｔは出力、ＱｘｆｉＰｆヤ
ンネル・トランジスタ、Ｑｌはへチャンネル・トランジ
スタである。第２図は第１図の回路において、電源嵯圧
ＶＣＣが、ＶｃｃＭｉｎ＊ Ｖｃｃｔｙｐ＋ＶｃｃＭｈ
ｘの３通りの４合の入出力特性を示したものである。
第２図において、ＶＴＰ ｔ ＶＴＮはＰチャンネル・
トランジスタ及びＮチャンネル・トランジスタのスレッ
ショールド電圧である。
トランジスタ及びＮチャンネル・トランジスタのスレッ
ショールド電圧である。
ここで簡単のために、出力電圧がＴＴＮ以下の時を出力
の論理が’ ０ ’ ｊ’Ｉ’ＣＣ−ＩＶＴＰＩ以上の
時を出力の一論理が′１′であるとし、出力電圧がＶＴ
Ｎ 。
の論理が’ ０ ’ ｊ’Ｉ’ＣＣ−ＩＶＴＰＩ以上の
時を出力の一論理が′１′であるとし、出力電圧がＶＴ
Ｎ 。
Ｖｃｃ−ＩＶＴＰＩに等しい時の入力電圧をそれぞれＶ
ＩＨ＋ＶＩＬとする。
ＩＨ＋ＶＩＬとする。
以下Ｖｌｌｌｌ ＶＩＬは上記の入力レベルをさすこと
になる。また、出力電圧が倫理レベルにないような入力
電圧の領域、即ちＶｔｒ、−Ｖｏｒの領域を入力の不感
帯と呼ぶことにする。
になる。また、出力電圧が倫理レベルにないような入力
電圧の領域、即ちＶｔｒ、−Ｖｏｒの領域を入力の不感
帯と呼ぶことにする。
さて、出力が論理レベルであるための入力電圧即ち不感
帯は゛電源畦”圧によって変動し、第２図に示す如く電
源１圧が許容ｆｉｌ！ （Ｖｃｃｍｉｎ≦ＶＣＣ≦Ｖｃ
ｃｗｈｘ）で変動した時、ＶｘＬの最大値は電源電圧が
ｖｃｃＭｉｆｉに等しい時であり、 ＶＩＨの最小値は
電＃電圧がＶＣＣＭＡＩ に等しい時である。このよう
に、を源゛電圧の変動にともなって、入力の不感帯が変
動する理由は、電源電圧が変動すると、第１図のＰチャ
ンネル・トランジスタＱ１のゲート・ソース間゛成圧が
変動するため、それに従ってＱｌのｒｌＬ＆能力が変動
するためである。従って、従来のＣＭ（Ｊ８インバータ
回路においては、電源′１圧の変動にともなって、入力
の不感帯も変動し、電源逆圧の許容幅に対する不感帯が
広いという欠点があった。
帯は゛電源畦”圧によって変動し、第２図に示す如く電
源１圧が許容ｆｉｌ！ （Ｖｃｃｍｉｎ≦ＶＣＣ≦Ｖｃ
ｃｗｈｘ）で変動した時、ＶｘＬの最大値は電源電圧が
ｖｃｃＭｉｆｉに等しい時であり、 ＶＩＨの最小値は
電＃電圧がＶＣＣＭＡＩ に等しい時である。このよう
に、を源゛電圧の変動にともなって、入力の不感帯が変
動する理由は、電源電圧が変動すると、第１図のＰチャ
ンネル・トランジスタＱ１のゲート・ソース間゛成圧が
変動するため、それに従ってＱｌのｒｌＬ＆能力が変動
するためである。従って、従来のＣＭ（Ｊ８インバータ
回路においては、電源′１圧の変動にともなって、入力
の不感帯も変動し、電源逆圧の許容幅に対する不感帯が
広いという欠点があった。
従って本発明の目的は、電源電圧が変動しても、入力の
不感帯の変動が少ないＣＭ（Ｊ８インバータ回路を提供
することにある。
不感帯の変動が少ないＣＭ（Ｊ８インバータ回路を提供
することにある。
本発明によれば第一のＰ（又はへ）チャンネル・トラン
ジスタのソースを′電源に、ゲートを前記電源との差が
一定となる第一の定電圧源に、ドレインを第二〇Ｐ（又
はＮ）チャンネル・トランジスタのソースに各々接続し
、第二のＰ（又はＮ）チャンネル・トランジスタのゲー
トを入力に、ドレインを出力に各々接続し、第一のＮ（
又はＰ）チャンネル・トランジスタのソースをグラウン
ドに、ゲートを前記入力に、ドレインを前記出力に各々
接続して構成され、少なくとも前記入力が前記出力が倫
理レベルにないレベルの時、前記第−ｏＰ（又ｆｄＮ）
チャンネル・トランジスタが飽和領域で動作するトラン
ジスタ回路が得られる。
ジスタのソースを′電源に、ゲートを前記電源との差が
一定となる第一の定電圧源に、ドレインを第二〇Ｐ（又
はＮ）チャンネル・トランジスタのソースに各々接続し
、第二のＰ（又はＮ）チャンネル・トランジスタのゲー
トを入力に、ドレインを出力に各々接続し、第一のＮ（
又はＰ）チャンネル・トランジスタのソースをグラウン
ドに、ゲートを前記入力に、ドレインを前記出力に各々
接続して構成され、少なくとも前記入力が前記出力が倫
理レベルにないレベルの時、前記第−ｏＰ（又ｆｄＮ）
チャンネル・トランジスタが飽和領域で動作するトラン
ジスタ回路が得られる。
あるいは、さらに上記トランジスタ回路において第三〇
Ｐ（又はＮ）チャンネル・トランジスタのソースを前記
’を源に、ゲート及びドレインを第四のＰ（父ＵＮ）チ
ャンネル・トランジスタのソースに各々接続し、前記第
四〇Ｐ（父はＮ）チャンネル・トランジスタのゲート及
びドレインを前記第二及び前記第四のＰ（父はＮ）チャ
ンネル・トランジスタの動４時の抵抗より極めて大きな
抵抗の一端に接続し、前記抵抗の他４をグラウンドにＪ
ａ硬し、前記第四のＰ（又はＮ）チャンネル−トランジ
スタのドレインを前記第一の定電圧源の出力とするトラ
ンジスタ回路も得られる。
Ｐ（又はＮ）チャンネル・トランジスタのソースを前記
’を源に、ゲート及びドレインを第四のＰ（父ＵＮ）チ
ャンネル・トランジスタのソースに各々接続し、前記第
四〇Ｐ（父はＮ）チャンネル・トランジスタのゲート及
びドレインを前記第二及び前記第四のＰ（父はＮ）チャ
ンネル・トランジスタの動４時の抵抗より極めて大きな
抵抗の一端に接続し、前記抵抗の他４をグラウンドにＪ
ａ硬し、前記第四のＰ（又はＮ）チャンネル−トランジ
スタのドレインを前記第一の定電圧源の出力とするトラ
ンジスタ回路も得られる。
次に本発明による実施例について、図面を用いて説明す
る。第３図が本発明の実施例の回路図である。第３図に
おいて、ＶＣＣは電源、Ｖｉｎは入力Ｖｏｕｔは出力、
’＝ｈ −Ｑｓ −Ｑ４− ＱｓはＰチャンネル・トラ
ンジスタ、Ｑｓ ｎ”チャンネル・トランジスタ、Ｒは
抵抗である。念だし、ｌ（はＱ４及びＱｓの動作時の抵
抗値より極めて大きな抵抗端を持つとする。ここで、従
来例の説明と同様、ｖｔ電源電圧許容幅内で変動し、電
源逆圧の典型値をＶＣＣｔ）’ｐ＋許容の下限値、上限
値をそれぞれｖｅｃＭＩｎ＋ＶＣＣＭＡＩ とする。第
４図は、第３図の回路において、電源電圧がＶｃｃＭｉ
ｎ ｌ Ｖｃｃｔｙｐ ｔ ＶＣＣＭＡＸ の３通ジの
場合の入出力特性を示したものである。
る。第３図が本発明の実施例の回路図である。第３図に
おいて、ＶＣＣは電源、Ｖｉｎは入力Ｖｏｕｔは出力、
’＝ｈ −Ｑｓ −Ｑ４− ＱｓはＰチャンネル・トラ
ンジスタ、Ｑｓ ｎ”チャンネル・トランジスタ、Ｒは
抵抗である。念だし、ｌ（はＱ４及びＱｓの動作時の抵
抗値より極めて大きな抵抗端を持つとする。ここで、従
来例の説明と同様、ｖｔ電源電圧許容幅内で変動し、電
源逆圧の典型値をＶＣＣｔ）’ｐ＋許容の下限値、上限
値をそれぞれｖｅｃＭＩｎ＋ＶＣＣＭＡＩ とする。第
４図は、第３図の回路において、電源電圧がＶｃｃＭｉ
ｎ ｌ Ｖｃｃｔｙｐ ｔ ＶＣＣＭＡＸ の３通ジの
場合の入出力特性を示したものである。
本発明のＣＭ（ＪＳインバータ回路の場合、ＱｓはＱｌ
に比べて電流能力が非常に大きい、言い換えればｓ Ｑ
ｓ ｕｎｉに比べて動作時抵抗が非常に小さい。即ち、
出力電圧はＰチャンネル・トランジスタＱ１とＮチャン
ネル・トランジスタＱｍの動作時の抵抗比で決まると考
えてよく、言い換えればＱｌとＱ２のドレイン電圧はほ
ぼ等しいと考えてｊい。マタ、Ｑｔ Ｏ’ｙ’ −ト’
ＩＬ圧ｔｒｉ Ｖｃｃ−２１ＴＴＰＩＫ＃’！ぼ等しく
、Ｑｌのゲート・ソース間電圧は、電源逆圧の変動とは
無関係で一定である。従って、出力電圧がＯからＶｃｃ
−ＩＶＴＰＩの範囲に対応する入力４圧、即ち■［Ｌか
らＶＩＥ ｊでの人力の不ｔ６帝においては、Ｐチャン
ネル・トランジスタＱ１のドレイン・ソース間電圧はＶ
ｃｃ −ＩＶＴＰＩ 以下であるため、Ｑｔは飽和領
域で動作するわけで、これはとりもなおさずＱｌがほぼ
定シ流Ｐ４性を持つことを意味する。即ち、電源電圧が
変動しても、入力の不感帯はほとんど変動しないという
ことになる。
に比べて電流能力が非常に大きい、言い換えればｓ Ｑ
ｓ ｕｎｉに比べて動作時抵抗が非常に小さい。即ち、
出力電圧はＰチャンネル・トランジスタＱ１とＮチャン
ネル・トランジスタＱｍの動作時の抵抗比で決まると考
えてよく、言い換えればＱｌとＱ２のドレイン電圧はほ
ぼ等しいと考えてｊい。マタ、Ｑｔ Ｏ’ｙ’ −ト’
ＩＬ圧ｔｒｉ Ｖｃｃ−２１ＴＴＰＩＫ＃’！ぼ等しく
、Ｑｌのゲート・ソース間電圧は、電源逆圧の変動とは
無関係で一定である。従って、出力電圧がＯからＶｃｃ
−ＩＶＴＰＩの範囲に対応する入力４圧、即ち■［Ｌか
らＶＩＥ ｊでの人力の不ｔ６帝においては、Ｐチャン
ネル・トランジスタＱ１のドレイン・ソース間電圧はＶ
ｃｃ −ＩＶＴＰＩ 以下であるため、Ｑｔは飽和領
域で動作するわけで、これはとりもなおさずＱｌがほぼ
定シ流Ｐ４性を持つことを意味する。即ち、電源電圧が
変動しても、入力の不感帯はほとんど変動しないという
ことになる。
以上説明したように、本発明によれば、従来の（、：Ｍ
Ｕ８インバータ回路と比較して、電＃電圧が変動しても
、人力の不感帯の変動の少ないＣＭ（ＪＳインバータ回
路を実現することができる。
Ｕ８インバータ回路と比較して、電＃電圧が変動しても
、人力の不感帯の変動の少ないＣＭ（ＪＳインバータ回
路を実現することができる。
以上、出力電圧がＶＴＮ以下の時を出力の論理が、’
Ｏ’ 、 Ｖｃｃ−ＩＶＴｐ１以上の時を出力の論理が
／１／であるとして温間したが、本発明はこれに駆足さ
れるものではなく、例えば出力の論理レベルの所望の値
に対応して適当な第一のＰチャンネル・トラ −ンジス
タＱ１のゲート１圧を与えることによって実現すること
ができ、他に本＠明の主旨を満たす範囲の種々の構成が
可能であることは云うまでもない。
Ｏ’ 、 Ｖｃｃ−ＩＶＴｐ１以上の時を出力の論理が
／１／であるとして温間したが、本発明はこれに駆足さ
れるものではなく、例えば出力の論理レベルの所望の値
に対応して適当な第一のＰチャンネル・トラ −ンジス
タＱ１のゲート１圧を与えることによって実現すること
ができ、他に本＠明の主旨を満たす範囲の種々の構成が
可能であることは云うまでもない。
第１図は従来のｃｉｖｏｓインバータ回路を示す図、第
２図は第１図の入出力特性図、第３図は本発明の実施例
を示す図、第４図は第３図の入出力持１生図である。 Ｑｌ・・・・・・ＰチャンネルＦＥＴ％Ｑ２・・・・・
・ヘチャンネルＦ Ｅ Ｔ ■ｃｃ 第１図 第２図 四 第３図 Ｖｕ＋ 第４図 １１５− ］！： Ｖｉル
２図は第１図の入出力特性図、第３図は本発明の実施例
を示す図、第４図は第３図の入出力持１生図である。 Ｑｌ・・・・・・ＰチャンネルＦＥＴ％Ｑ２・・・・・
・ヘチャンネルＦ Ｅ Ｔ ■ｃｃ 第１図 第２図 四 第３図 Ｖｕ＋ 第４図 １１５− ］！： Ｖｉル
Claims (1)
- 一導′成型の第１のトランジスタと逆導電型の第２のト
ランジスタを有する直列回路と、該直列回路の一端と第
１の電源・１子との間に接続された一導電型の第３のト
ランジスタと、該直列回路の他端を第２の電源端子とを
接続する手段と、該第３のトランジスタを飽和領域で導
通せしめる手段とを有することを特徴とするトランジス
タ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090621A JPS58207728A (ja) | 1982-05-28 | 1982-05-28 | トランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090621A JPS58207728A (ja) | 1982-05-28 | 1982-05-28 | トランジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58207728A true JPS58207728A (ja) | 1983-12-03 |
Family
ID=14003555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57090621A Pending JPS58207728A (ja) | 1982-05-28 | 1982-05-28 | トランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58207728A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6324712A (ja) * | 1986-07-17 | 1988-02-02 | Toshiba Corp | Ｍｏｓ型半導体回路 |
| JPS6337716A (ja) * | 1986-07-31 | 1988-02-18 | Nec Corp | ゲ−ト回路 |
| JPS6337715A (ja) * | 1986-07-31 | 1988-02-18 | Nec Corp | ゲ−ト回路 |
| NL8903056A (nl) * | 1988-12-20 | 1990-07-16 | Samsung Electronics Co Ltd | Cmos ingangsbuffertrap voor het varieren van een voedingsspanning. |
| US5386157A (en) * | 1992-09-18 | 1995-01-31 | Siemens Aktiengesellschaft | MOS output buffer circuit with controlled current source |
| US5455527A (en) * | 1992-09-18 | 1995-10-03 | Siemens Aktiengesellschaft | CMOS buffer circuit with controlled current source |
| JP2014068310A (ja) * | 2012-09-27 | 2014-04-17 | Fujitsu Semiconductor Ltd | ショットキー型トランジスタの駆動回路 |
-
1982
- 1982-05-28 JP JP57090621A patent/JPS58207728A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6324712A (ja) * | 1986-07-17 | 1988-02-02 | Toshiba Corp | Ｍｏｓ型半導体回路 |
| JPS6337716A (ja) * | 1986-07-31 | 1988-02-18 | Nec Corp | ゲ−ト回路 |
| JPS6337715A (ja) * | 1986-07-31 | 1988-02-18 | Nec Corp | ゲ−ト回路 |
| NL8903056A (nl) * | 1988-12-20 | 1990-07-16 | Samsung Electronics Co Ltd | Cmos ingangsbuffertrap voor het varieren van een voedingsspanning. |
| US5386157A (en) * | 1992-09-18 | 1995-01-31 | Siemens Aktiengesellschaft | MOS output buffer circuit with controlled current source |
| US5455527A (en) * | 1992-09-18 | 1995-10-03 | Siemens Aktiengesellschaft | CMOS buffer circuit with controlled current source |
| JP2014068310A (ja) * | 2012-09-27 | 2014-04-17 | Fujitsu Semiconductor Ltd | ショットキー型トランジスタの駆動回路 |
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