JPS6294973A - Ｍｏｓ型集積回路のテストインタ−フエ−ス - Google Patents
Ｍｏｓ型集積回路のテストインタ−フエ−スInfo
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- JPS6294973A JPS6294973A JP61243307A JP24330786A JPS6294973A JP S6294973 A JPS6294973 A JP S6294973A JP 61243307 A JP61243307 A JP 61243307A JP 24330786 A JP24330786 A JP 24330786A JP S6294973 A JPS6294973 A JP S6294973A
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- test
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
に関する。
周知のとおり、集積回路は非常にしばしば、活性化され
た時にその集積回路をテスト状態に置くことができるテ
ストピンを備えている。
た時にその集積回路をテスト状態に置くことができるテ
ストピンを備えている。
したがって、テストピンと集積回路との間に接続される
集中インターフェースを与えて、不正確な動作に対して
高い免疫性を保証することを可能にさ什、すなわち、集
積回路のテストピンが偶然にその付近のピンに接続され
ることによって介在されるテストモードの可能性を回避
することを本発明の目的とする。本発明はまた、信頼性
があり、製造時に最小数の要素しか必要なく、消費電力
の低い、そのようなインターフェースを提供することを
目的とする。
集中インターフェースを与えて、不正確な動作に対して
高い免疫性を保証することを可能にさ什、すなわち、集
積回路のテストピンが偶然にその付近のピンに接続され
ることによって介在されるテストモードの可能性を回避
することを本発明の目的とする。本発明はまた、信頼性
があり、製造時に最小数の要素しか必要なく、消費電力
の低い、そのようなインターフェースを提供することを
目的とする。
本発明によれば、少なくとも１つの機能コマンド入力端
子と、テストコマンド入力端子と、テスト出力端子とを
有するＭＯＳ型集積回路のテストインターフェースにお
いて、このインターフェースは導通タイプの異なる第１
および第２の２つのＭＯＳトランジスタのソース・ドレ
インのパスを互いに逆接続してなる並列回路を備え、こ
の並列回路は集積回路の電源電圧の線とほぼ一定の電流
源に接続された電位点との間に接続され、前記第１のト
ランジスタのゲートは前記テストコマンド入力端子に接
続され、一方、前記第２のトランジスタのゲートは前記
電位点に接続されるようにし、前記イソターフで一スは
丁１こ 油λ２テ又ト入力端子に前記電源電圧より高い
電圧の印加により前記電位点に電圧の変化が生じたこと
に応答して前記テスト出力端子に論理的変化を与えるこ
とができる検出手段を備えていることを特徴とするＭＯ
３型集積回路のテストインターフェースが提供される。
子と、テストコマンド入力端子と、テスト出力端子とを
有するＭＯＳ型集積回路のテストインターフェースにお
いて、このインターフェースは導通タイプの異なる第１
および第２の２つのＭＯＳトランジスタのソース・ドレ
インのパスを互いに逆接続してなる並列回路を備え、こ
の並列回路は集積回路の電源電圧の線とほぼ一定の電流
源に接続された電位点との間に接続され、前記第１のト
ランジスタのゲートは前記テストコマンド入力端子に接
続され、一方、前記第２のトランジスタのゲートは前記
電位点に接続されるようにし、前記イソターフで一スは
丁１こ 油λ２テ又ト入力端子に前記電源電圧より高い
電圧の印加により前記電位点に電圧の変化が生じたこと
に応答して前記テスト出力端子に論理的変化を与えるこ
とができる検出手段を備えていることを特徴とするＭＯ
３型集積回路のテストインターフェースが提供される。
これら特徴を有するインターフェースは回路の最大の電
源電圧より高いテストモードコマンド論理レベルを必要
とするという利点を有し、これが正しくない動作のあら
ゆる危険性をなくしているその機能は回路を製造できる
印刷精度に依存する。
源電圧より高いテストモードコマンド論理レベルを必要
とするという利点を有し、これが正しくない動作のあら
ゆる危険性をなくしているその機能は回路を製造できる
印刷精度に依存する。
現状のＭＯ３技術においてはこの精度は非常に高いもの
である。
である。
以下添付図面に例示した本発明の好適な実施例について
詳述する。
詳述する。
第１図は本発明によるテストインターフェース１を備え
た集積回路を一般的に示した図である。
た集積回路を一般的に示した図である。
このインターフェース１は集積回路の普通の機能入力段
３と止列に端子２に接続されている。インバータによっ
て形成された段３は集積回路の他の部品（図示しない）
に接続される機能出力４を有している。インターフェー
ス１の出力はテスト出力端子５に接続して集積回路の内
部機能部品をテストモードに変えるよう制御することが
できる。
３と止列に端子２に接続されている。インバータによっ
て形成された段３は集積回路の他の部品（図示しない）
に接続される機能出力４を有している。インターフェー
ス１の出力はテスト出力端子５に接続して集積回路の内
部機能部品をテストモードに変えるよう制御することが
できる。
集積回路は参照符号６によってその全体を示している。
入力端子２は機能人力段３を起動させると同時に集積回
路６をそのテスト状態へ置かせるのである。このように
本発明は同じ端子２によって集積回路６へ機能信号また
はテスト信号の選択的印加を可能にさせる。しかし、注
意すべきは、専用にしたければいつでも別々のテスト入
力端子と機能入力端子とを与えることが可能なのである
。
路６をそのテスト状態へ置かせるのである。このように
本発明は同じ端子２によって集積回路６へ機能信号また
はテスト信号の選択的印加を可能にさせる。しかし、注
意すべきは、専用にしたければいつでも別々のテスト入
力端子と機能入力端子とを与えることが可能なのである
。
第２図は出力４および５の能動化がインターフェースｌ
によってどのように選択されるかを示している。端子２
に印加されたある入力電圧ＶＢ、すなわちインバータ３
の反転電圧に等しい電圧Ｖｔｈｒｅ−ｓｈｏｌｄでは、
機能出力４に転換が見られ、集積回路６の何らかのコマ
ンドとして適当に解釈されてしまうことかある。
によってどのように選択されるかを示している。端子２
に印加されたある入力電圧ＶＢ、すなわちインバータ３
の反転電圧に等しい電圧Ｖｔｈｒｅ−ｓｈｏｌｄでは、
機能出力４に転換が見られ、集積回路６の何らかのコマ
ンドとして適当に解釈されてしまうことかある。
他方、この回路の電源電圧Ｖｃｃより〜きな電圧Ｖｔｅ
ｓｔが入力端子２に印加された場合、テスト出力５に転
換が見られて集積回路６をそのテスト状態に置くことを
可能にさせる。出力４の論理レベルは、もちろん、この
場合は変化しない。第２図は実線で段３の転換を、点線
でインターフェース１の転換を示している。
ｓｔが入力端子２に印加された場合、テスト出力５に転
換が見られて集積回路６をそのテスト状態に置くことを
可能にさせる。出力４の論理レベルは、もちろん、この
場合は変化しない。第２図は実線で段３の転換を、点線
でインターフェース１の転換を示している。
第３図はＭＯ３技術を使用して作られたテストインター
フェース１の詳細図である。電圧■１とした人力２は、
本例ではエンハンスメントＮチャンネル型とした第１の
トランジスタＭ１のゲートに接続される。このトランジ
スタのソースは以下■２と称する電圧の電位点７に接続
される。トランジスタＭ１のドレインは電源電圧＋Ｖｃ
ｃが印加されている線８に接続される。
フェース１の詳細図である。電圧■１とした人力２は、
本例ではエンハンスメントＮチャンネル型とした第１の
トランジスタＭ１のゲートに接続される。このトランジ
スタのソースは以下■２と称する電圧の電位点７に接続
される。トランジスタＭ１のドレインは電源電圧＋Ｖｃ
ｃが印加されている線８に接続される。
トランジスタＭ１は、逆に導通する型、この場合はした
がってエンハンスメントＰチャンネルのトランジスタＭ
２に関連して作用する。トランジスタＭ２のゲートは電
位点７に接続され、そのソースは線８に接続され、その
ドレインはまた電位点７に接続される。したがって、ト
ランジスタＭ１およびＭ２のドレイン・ソースのパスは
ドレイン・ソースを互いに逆接続した並列回路を成して
いる。
がってエンハンスメントＰチャンネルのトランジスタＭ
２に関連して作用する。トランジスタＭ２のゲートは電
位点７に接続され、そのソースは線８に接続され、その
ドレインはまた電位点７に接続される。したがって、ト
ランジスタＭ１およびＭ２のドレイン・ソースのパスは
ドレイン・ソースを互いに逆接続した並列回路を成して
いる。
トランジスタＭ２に関してミラー像構成にて設けられた
第３のトランジスタＭ３はエンハンスメントＰチャンネ
ル型トランジスタ、すなわち、トランジスタＭ２と同じ
導通性を存している。トランジスタＭ３のゲートは電位
点７に接続され、そのソースは線８に接続され、そのド
レインは電圧■３とする電位点９に接続される。
第３のトランジスタＭ３はエンハンスメントＰチャンネ
ル型トランジスタ、すなわち、トランジスタＭ２と同じ
導通性を存している。トランジスタＭ３のゲートは電位
点７に接続され、そのソースは線８に接続され、そのド
レインは電圧■３とする電位点９に接続される。
集積回路６内にある電流源１０は、全てトランジスタＭ
ｌと同じ導通性の３つのトランジスタＭ４． Ｍ５゜Ｍ
６のミラー像構成に電流１ｂｉａｓを供給する。このた
め、トランジスタＭ４のドレインは電位点９に接続され
、そのソースはアースに接続され、そのゲ−１−はトラ
ンジスタＭ５およびＭ６のゲートと共通に接続される。
ｌと同じ導通性の３つのトランジスタＭ４． Ｍ５゜Ｍ
６のミラー像構成に電流１ｂｉａｓを供給する。このた
め、トランジスタＭ４のドレインは電位点９に接続され
、そのソースはアースに接続され、そのゲ−１−はトラ
ンジスタＭ５およびＭ６のゲートと共通に接続される。
トランジスタＭ５およびＭ６のソースはアースに接続さ
れる。トランジスタＭ５のドレインは電位点７に接続さ
れ、トランジスタＭ６のドレインは電流源１０と自身の
ゲートとに接続される。
れる。トランジスタＭ５のドレインは電位点７に接続さ
れ、トランジスタＭ６のドレインは電流源１０と自身の
ゲートとに接続される。
電位点９はインバータ１１を介してテスト論理信号を供
給する出力５に接続される。
給する出力５に接続される。
最後に、トランジスタＭ１のゲートとアースとの間に接
続された抵抗ＲＥはこのアセンブリの入力インピーダン
スを調整するのに与えられている。注目ずへきは、この
抵抗の値を小さく選定すると、ピン５が接続されなかっ
た時テストモードへのあらゆる転換を回避させろことが
できることである。
続された抵抗ＲＥはこのアセンブリの入力インピーダン
スを調整するのに与えられている。注目ずへきは、この
抵抗の値を小さく選定すると、ピン５が接続されなかっ
た時テストモードへのあらゆる転換を回避させろことが
できることである。
このインターフェースの機能は以下のとおりである。
電流源１０の電流１ｂｉａｓは３つのトランジスタＭ４
゜ＭＳ２Ｍ６のミラー像構成のためトランジスタＭ６と
同し形でトランジスタＭ５およびＭ４にコピーされる。
゜ＭＳ２Ｍ６のミラー像構成のためトランジスタＭ６と
同し形でトランジスタＭ５およびＭ４にコピーされる。
トランジスタＭ４およびＭ５において、電流は問題のト
ランジスタの形状因子Ｋｆに基いて流れる。この形状因
子の定義は第４Ａ図に見られるように、ゲ・−１・の幅
りをその長さＱで除した商、すなわちＫｆ、 Ｌ 、、
／ Ｑに等し、い。ｔ、 ７−がって、。
ランジスタの形状因子Ｋｆに基いて流れる。この形状因
子の定義は第４Ａ図に見られるように、ゲ・−１・の幅
りをその長さＱで除した商、すなわちＫｆ、 Ｌ 、、
／ Ｑに等し、い。ｔ、 ７−がって、。
となる。
換言すればトランジスタＭ４およびＭ５はほぼ同じ形状
因子Ｋｆ（Ｍ４） ＃ Ｋｆ（Ｍ５）を有することにな
る。
因子Ｋｆ（Ｍ４） ＃ Ｋｆ（Ｍ５）を有することにな
る。
１ｂｉａｓ ＹＪｉ流は一定値であるので、トランジス
タＭ５を流れる電流Ｉｂｌもまた一定になる。
タＭ５を流れる電流Ｉｂｌもまた一定になる。
トランジスタＭ１が非導通ならば、ゲートには十分な電
圧が印加されているので、この電流Ｉｂｌはそっくりそ
のままエンハンスメントＰチャンネル！１ｌＯＳトラン
ジスタＭ２を流れる。このトランジスタＭ２はゲートと
ドレインとを接続しているのでそのＩｄ＝ ｆ（Ｊｄｓ
）特性の形はほぼダイオードの特性と同じである。した
がって、電流１ｂｌはトランジスタＭ２の端子に電圧降
下Ｖｄｓ（Ｍ２） 井Ｖｔｐを生ぜしめる。Ｖｄｓはド
レイン・ソース間電圧、ＶｔｐはＰチャンネルＭＯ３）
ランジスタのしきい値電圧である。
圧が印加されているので、この電流Ｉｂｌはそっくりそ
のままエンハンスメントＰチャンネル！１ｌＯＳトラン
ジスタＭ２を流れる。このトランジスタＭ２はゲートと
ドレインとを接続しているのでそのＩｄ＝ ｆ（Ｊｄｓ
）特性の形はほぼダイオードの特性と同じである。した
がって、電流１ｂｌはトランジスタＭ２の端子に電圧降
下Ｖｄｓ（Ｍ２） 井Ｖｔｐを生ぜしめる。Ｖｄｓはド
レイン・ソース間電圧、ＶｔｐはＰチャンネルＭＯ３）
ランジスタのしきい値電圧である。
この結果、電位点７の電圧■２はＶｃｃ −’／ｄｓ
（Ｍ２） ＃Ｖｃｃ −Ｖｔｐに等しく、電源電圧Ｖｃ
ｃに非常に近い電圧である。
（Ｍ２） ＃Ｖｃｃ −Ｖｔｐに等しく、電源電圧Ｖｃ
ｃに非常に近い電圧である。
トランジスタＭ２およびＭ３はカレントミラーとして接
続されているので、電流１Ｍ３はトランジスタＭ３にて
次式に確立されるようになる。
続されているので、電流１Ｍ３はトランジスタＭ３にて
次式に確立されるようになる。
もしトランジスタが
であれば、 ■１ｌ１３〉Ｉｂ１である。
トランジスタＭ３の特性１ｄ＝ ｆ（Ｖｄｓ）および電
圧■２の値を考えれば、それ自身電流・電圧特性の直線
領域にあることがわかる。比Ｋｆ（Ｍ３）／Ｋｆ（Ｍ２
）ははっきりと１より大きく選定され、トランジスタＭ
３の電流ＩＭ３はトランジスタＭ４の電流１ｂ２に等し
く、これら２つのトランジスタは直列に接続されている
ので、トランジスタＭ３はトランジスタＭ４に、トラン
ジスタＭ５およびＭ６とのミラー像接続によりそれに指
定されたものより大きな電流を流す。
圧■２の値を考えれば、それ自身電流・電圧特性の直線
領域にあることがわかる。比Ｋｆ（Ｍ３）／Ｋｆ（Ｍ２
）ははっきりと１より大きく選定され、トランジスタＭ
３の電流ＩＭ３はトランジスタＭ４の電流１ｂ２に等し
く、これら２つのトランジスタは直列に接続されている
ので、トランジスタＭ３はトランジスタＭ４に、トラン
ジスタＭ５およびＭ６とのミラー像接続によりそれに指
定されたものより大きな電流を流す。
このため、トランジスタＭ４はその特性１ｄ＝ｉ′（Ｖ
ｄｓ）の飽和領域にて機能し、平衡状態はトランジスタ
Ｍ３およびＭ４を流れるｒｂｌに亡い電流１ｂ２に達せ
られる。電位哉９に確立された電圧■３はこのとき電源
電圧Ｖｃｃに近くなる。
ｄｓ）の飽和領域にて機能し、平衡状態はトランジスタ
Ｍ３およびＭ４を流れるｒｂｌに亡い電流１ｂ２に達せ
られる。電位哉９に確立された電圧■３はこのとき電源
電圧Ｖｃｃに近くなる。
インバータ１１のスイッチングのしきい値を電源電圧の
半分（Ｖｃｃ／ ２ ）近くに選定することによって、
このインバータ１１はその出力に論理１ノベルＯを出力
する３、この状況はトランジスタＭ１のゲートに印加さ
れる電圧■１が電源電圧Ｖｃｃより小さいかそれに等し
い場合に生ずる（第５図の曲線の左側部分）。
半分（Ｖｃｃ／ ２ ）近くに選定することによって、
このインバータ１１はその出力に論理１ノベルＯを出力
する３、この状況はトランジスタＭ１のゲートに印加さ
れる電圧■１が電源電圧Ｖｃｃより小さいかそれに等し
い場合に生ずる（第５図の曲線の左側部分）。
トランジスタＭ１の基板またはケースはアースに接続さ
れている（第３図の接続１２）。そのソースは］二で説
明のとおり電源電圧Ｖｃｃに非常に近い電位点７に接続
される。
れている（第３図の接続１２）。そのソースは］二で説
明のとおり電源電圧Ｖｃｃに非常に近い電位点７に接続
される。
Ｖ２＃ Ｖｃｃ−Ｖｔｐ
（たとスばＶｃｃ＝ ５ ＶＸｙｔｐ＝ｏ、７ｖである
。）トランジスタＭ１のしきい値電圧はしたがってｖ′
工、−■。、→げ（５−７−σ） に等しい。ここに、■ＴＮはＮチャンネルＭＯＳトラン
ジスタのしきい値電圧、γは０２ないし０．８の間で代
表的には０．５とする基板効果係数、φはＣＭＯ３製造
技術と関連する定数で、現在の技術では約０．６Ｖ に
等しいものである。
。）トランジスタＭ１のしきい値電圧はしたがってｖ′
工、−■。、→げ（５−７−σ） に等しい。ここに、■ＴＮはＮチャンネルＭＯＳトラン
ジスタのしきい値電圧、γは０２ないし０．８の間で代
表的には０．５とする基板効果係数、φはＣＭＯ３製造
技術と関連する定数で、現在の技術では約０．６Ｖ に
等しいものである。
したがって、トランジスタＭ１の導通しきい値はＶＢ−
Ｖ２ ＋ Ｖ ′ＴＮに位置され、これからＶＥ＝ Ｖ
ｃｃ Ｖｔｐ ＋ＶＴＮ ＋ ７ （５−Ｆ ）また
はＶｔｐ辷ＶＴＮおよびγ（φＴＱＨｐ −σ）＝Δ
■ＴＮと置けば ＶＥ＝Ｖｃｃ＋ΔＶＴＮ が得られる。
Ｖ２ ＋ Ｖ ′ＴＮに位置され、これからＶＥ＝ Ｖ
ｃｃ Ｖｔｐ ＋ＶＴＮ ＋ ７ （５−Ｆ ）また
はＶｔｐ辷ＶＴＮおよびγ（φＴＱＨｐ −σ）＝Δ
■ＴＮと置けば ＶＥ＝Ｖｃｃ＋ΔＶＴＮ が得られる。
このように、トランジスタＭ１のゲート電圧がＶｃｃよ
り小さいかそれに等しい限りは、上述の平衡状態は保た
れる。端子２の電圧はしたがって、とができる。
り小さいかそれに等しい限りは、上述の平衡状態は保た
れる。端子２の電圧はしたがって、とができる。
端子２が電源電圧ＶＣ＋−より高い電圧を受ける場合を
Ｂべでみる（第５図の曲線の右側の部分）。この場合、
トラ″７・ジスクＭ１は導通するよ・）になり、トラン
ジスタＭ２を流れる電流１ｂｌの一部を分流する。トラ
ンジスタＭ２を流れる電流が減るため、ミラー像構成に
よってトランジスタＭ３を流れる電流が減少される。同
時に、電位点７の電圧ｖ２は電圧Ｖｃｃに向かって次第
に上昇し、トランジスタＭ３のゲート・ソース間電圧か
小さくなってその直線領域から飽和領域へ移行する。
Ｂべでみる（第５図の曲線の右側の部分）。この場合、
トラ″７・ジスクＭ１は導通するよ・）になり、トラン
ジスタＭ２を流れる電流１ｂｌの一部を分流する。トラ
ンジスタＭ２を流れる電流が減るため、ミラー像構成に
よってトランジスタＭ３を流れる電流が減少される。同
時に、電位点７の電圧ｖ２は電圧Ｖｃｃに向かって次第
に上昇し、トランジスタＭ３のゲート・ソース間電圧か
小さくなってその直線領域から飽和領域へ移行する。
トランジスタＭ３およびＭ４のドレイン・ソースのパス
は直列に接続されているので、トランジスタ〜１３とも
はやミラー像構成を成さないトランジスタＭ４． Ｍ５
． Ｍ６とがトランジスタＭ４に電流を流させる。
は直列に接続されているので、トランジスタ〜１３とも
はやミラー像構成を成さないトランジスタＭ４． Ｍ５
． Ｍ６とがトランジスタＭ４に電流を流させる。
トランジスタＭ４のゲート・ソース間電圧Ｖｇｓは変化
しないので、そこを流れる電流１ｂ２が減少してトラン
ジスタＭ４は飽和しなくなる。したがって、トランジス
タＭ４はその特性１ｔｌ＝ ｆ（ｖｄｓ）の直線領域に
移り、そのドレイン・ソース間電圧Ｖｄｓは降下する。
しないので、そこを流れる電流１ｂ２が減少してトラン
ジスタＭ４は飽和しなくなる。したがって、トランジス
タＭ４はその特性１ｔｌ＝ ｆ（ｖｄｓ）の直線領域に
移り、そのドレイン・ソース間電圧Ｖｄｓは降下する。
すなわち、電圧ｖ３は第５図に示したようにアース電位
に向かって王赫堅る。
に向かって王赫堅る。
このように、トランジスタ旧からトランジスタＭ５のソ
ースへ十分な値の電流が分流されることにより、電位点
９の電圧■３はインバータ１１のスイッーフェースの出
力５は第５図に示したように論理レベルＱから論理レベ
ル１に移る。
ースへ十分な値の電流が分流されることにより、電位点
９の電圧■３はインバータ１１のスイッーフェースの出
力５は第５図に示したように論理レベルＱから論理レベ
ル１に移る。
インターフェースがスイッチするしきい値電圧の最大値
はトランジスタ旧のゲートへの最大可能電圧によって決
められ、最大電圧はトランジスタの形状因子を適合させ
ることによって選択することができる。
はトランジスタ旧のゲートへの最大可能電圧によって決
められ、最大電圧はトランジスタの形状因子を適合させ
ることによって選択することができる。
第６図は集積回路６自身が電流源１０を備えていないよ
うな場合に使用することができる本発明によるインター
フェースの変形例を示している。見てのとおり、トラン
ジスタＭ５のゲートとドレインとを共に接続するだけで
よく、トランジスタＭ６を省略することができる。電流
Ｉｂｌはもはや厳密には一定ではないが、インターフェ
ース１の動作原理を変えるものではない。
うな場合に使用することができる本発明によるインター
フェースの変形例を示している。見てのとおり、トラン
ジスタＭ５のゲートとドレインとを共に接続するだけで
よく、トランジスタＭ６を省略することができる。電流
Ｉｂｌはもはや厳密には一定ではないが、インターフェ
ース１の動作原理を変えるものではない。
上述のテストインターフェースの明らかな利点としては
、このインターフェースは集積回路の昔集積回路に特別
のテスト人力ピンを付加させる必要がないことである。
、このインターフェースは集積回路の昔集積回路に特別
のテスト人力ピンを付加させる必要がないことである。
事実、この普通の機能入力段のしきい値はゼロと集積回
路の電源電圧Ｖｃｃとの間に置かれている。
路の電源電圧Ｖｃｃとの間に置かれている。
この入力端子範囲では、テストインターフェースは不感
であり、集積回路の機能を妨害することはない。端子２
の入力電圧ＶＥを電源電圧Ｖｃｃより高くすることによ
って、テストインターフェースは人力段３の論理レベル
を何ら変えることなく作動させられる。
であり、集積回路の機能を妨害することはない。端子２
の入力電圧ＶＥを電源電圧Ｖｃｃより高くすることによ
って、テストインターフェースは人力段３の論理レベル
を何ら変えることなく作動させられる。
インターフェースによってとることのできる２つの状態
は使用したＭＯＳ トランジスタの形状因子に、すなわ
ち本質的には非常に高い精度で実施できるゲートの寸法
に大きく依存していることに注意されたい。したがって
、インターフェースの挙動を制御することは容易である
。
は使用したＭＯＳ トランジスタの形状因子に、すなわ
ち本質的には非常に高い精度で実施できるゲートの寸法
に大きく依存していることに注意されたい。したがって
、インターフェースの挙動を制御することは容易である
。
上述の回路はＣＭＯ５技術を使用して製造することを意
図しているが、本発明はこの特定の技術にも、また上述
のトランジスタの特定の導通のタイプに
図しているが、本発明はこの特定の技術にも、また上述
のトランジスタの特定の導通のタイプに
第１図は本発明によるテストインターフェースがいかに
して集積回路に含まれるかを示すブロツ関 り図、第２図は入力端子に印加される電圧ＶＢの鷺数と
した第１図の回路の出力状態を示す曲線図、第３図は本
発明によるテストインターフェースの第１の実施例の詳
細図、第４Ａ図は形状因子の定義を説明したＭＯＳトラ
ンジスタを示す図、第４Ｂ図はゲートとドレインとを共
通にしたＭＯＳトランジスタのドレイン・ソース間電圧
Ｖｄｓを関数としたトレイン電流１ｄの特性曲線を示す
図、第５図は第３図の回路がテスト状態に入るときに現
れる３つの電圧曲線を示す図、第６図は本発明の別な実
施例の回路の一部を示す図である。 １・・テストインターフェース、２・・端子、３・・普
通の機能入力段、４・・機能出力、５・・テスト出力端
子、６・・集積回路、１０・・電流源。 （ほか１名）
して集積回路に含まれるかを示すブロツ関 り図、第２図は入力端子に印加される電圧ＶＢの鷺数と
した第１図の回路の出力状態を示す曲線図、第３図は本
発明によるテストインターフェースの第１の実施例の詳
細図、第４Ａ図は形状因子の定義を説明したＭＯＳトラ
ンジスタを示す図、第４Ｂ図はゲートとドレインとを共
通にしたＭＯＳトランジスタのドレイン・ソース間電圧
Ｖｄｓを関数としたトレイン電流１ｄの特性曲線を示す
図、第５図は第３図の回路がテスト状態に入るときに現
れる３つの電圧曲線を示す図、第６図は本発明の別な実
施例の回路の一部を示す図である。 １・・テストインターフェース、２・・端子、３・・普
通の機能入力段、４・・機能出力、５・・テスト出力端
子、６・・集積回路、１０・・電流源。 （ほか１名）
Claims (1)
- 【特許請求の範囲】 １ 少なくとも１つの機能コマンド入力端子と、テスト
コマンド入力端子と、テスト出力端子とを有するＭＯＳ
型集積回路のテストインターフェースにおいて、このイ
ンターフェース（１）は導通タイプの異なる第１および
第２の２つのＭＯＳトランジスタ（Ｍ１、Ｍ２）のソー
ス・ドレインのパスを互いに逆接続してなる並列回路を
備え、この並列回路は集積回路（６）の電源電圧（Ｖｃ
ｃ）の線（８）とほぼ一定の電流源（Ｍ５、Ｍ６、１０
；Ｍ５）に接続された電位点（７）との間に接続され、
前記第１のトランジスタ（Ｍ１）のゲートは前記テスト
コマンド入力端子（２）に接続され、一方、前記第２の
トランジスタ（Ｍ２）のゲートは前記電位点（７）に接
続されるようにし、前記インターフェース（１）は更に
、前記テスト入力端子（２）に前記電源電圧（Ｖｃｃ）
より高い電圧の印加により前記電位点（７）に電圧の変
化が生じたことに応答して前記テスト出力端子（５）に
論理的変化を与えることができる検出手段（Ｍ３、Ｍ４
、９、１１）を備えていることを特徴とするＭＯＳ型集
積回路のテストインターフェース。 ２ 第１のトランジスタ（Ｍ１）はエンハンスメントＮ
チャンネルトランジスタであり、そのソースは電位点（
７）に接続し、エンハンスメントＰチャンネル型の第２
のトランジスタ（Ｍ２）のソースは電源電圧の線（８）
に接続されていることを特徴とする特許請求の範囲第１
項記載のテストインターフェース。 ３ テストコマンド入力端子（２）を集積回路（６）の
機能コマンド入力端子と同じ端子としたことを特徴とす
る特許請求の範囲第１項または第２項に記載のテストイ
ンターフェース。 ４ テストコマンド入力端子（２）を入力インピーダン
ス整合抵抗（ＲＥ）を介してアースに接続してあること
を特徴とする特許請求の範囲第１項ないし第３項のいず
れか１項に記載のテストインターフェース。 ５ ほぼ一定の電流源はドレイン・ソースのパスを電位
点（７）とアースとの間に接続し第２のトランジスタ（
Ｍ２）と導通タイプの異なる第３のトランジスタ（Ｍ５
）でなることを特徴とする特許請求の範囲第１項ないし
第４項のいずれか１項に記載のテストインターフェース
。 ６ 第３のトランジスタ（Ｍ５）のゲートは電位点（７
）に接続されていることを特徴とする特許請求の範囲第
５項記載のテストインターフェース。 ７ 第３のトランジスタ（Ｍ５）のゲートは第４のトラ
ンジスタ（Ｍ６）のゲートとドレインとに接続してカレ
ントミラー像の構成とし、この第４のトランジスタを電
流源（１０）に接続してなることを特徴とする特許請求
の範囲第５項記載のテストインターフェース。 ８ 電流源（１０）は集積回路（６）の一部であること
を特徴とする特許請求の範囲第７項記載のテストインタ
ーフェース。 ９ 検出手段は異なった導通タイプの第５のトランジス
タ（Ｍ３）および第６のトランジスタ（Ｍ４）のドレイ
ン・ソースのパスの直列接続からなり、それらの共通接
続点（９）はテスト出力端子（５）に接続され、その直
列接続の両端子は電源電圧の線（８）とアースとにそれ
ぞれ接続されるようにし、かつ前記第５のトランジスタ
（Ｍ３）および第６のトランジスタ（Ｍ４）は第２のト
ランジスタ（Ｍ２）および第３のトランジスタ（Ｍ５）
と共にそれぞれカレントミラー像を形成するよう配置さ
れ、第５のトランジスタ（Ｍ３）のゲートは電位点（７
）に接続され、第６のトランジスタ（Ｍ４）のゲートは
前記第３のトランジスタ（Ｍ５）のゲートに接続されて
いることを特徴とする特許請求の範囲第５項ないし第８
項のいずれか１項に記載のテストインターフェース。 １０ 第２のトランジスタ（Ｍ２）および第５のトラン
ジスタ（Ｍ３）の形状因子（Ｋｆ（Ｍ２）およびＫｆ（
Ｍ３））は次式 （Ｋｆ（Ｍ３）／Ｋｆ（Ｍ２））＞１ を満足するよう選択され、好ましくは比Ｋｆ（Ｍ３）／
Ｋｆ（Ｍ２）は１よりかなり大としたことを特徴とする
特許請求の範囲第９項記載のテストインターフェース。 １１ 第３のトランジスタ（Ｍ５）および第６のトラン
ジスタ（Ｍ４）はほぼ同じ形状因子 Ｋｆ（Ｍ５）≒Ｋｆ（Ｍ４） を有していることを特徴とする特許請求の範囲第１０項
記載のテストインターフェース。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8515340 | 1985-10-16 | ||
| FR8515340A FR2594553B1 (fr) | 1985-10-16 | 1985-10-16 | Interface de test pour circuit integre en technologie mos |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6294973A true JPS6294973A (ja) | 1987-05-01 |
| JPH07118517B2 JPH07118517B2 (ja) | 1995-12-18 |
Family
ID=9323879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61243307A Expired - Lifetime JPH07118517B2 (ja) | 1985-10-16 | 1986-10-15 | Ｍｏｓ型集積回路のテストインタ−フエ−ス |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4764924A (ja) |
| EP (1) | EP0227491B1 (ja) |
| JP (1) | JPH07118517B2 (ja) |
| KR (1) | KR870004312A (ja) |
| DE (1) | DE3681419D1 (ja) |
| FR (1) | FR2594553B1 (ja) |
| HK (1) | HK54494A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4970454A (en) * | 1986-12-09 | 1990-11-13 | Texas Instruments Incorporated | Packaged semiconductor device with test circuits for determining fabrication parameters |
| JPH0743399B2 (ja) * | 1990-08-15 | 1995-05-15 | 富士通株式会社 | 半導体回路 |
| US5844913A (en) * | 1997-04-04 | 1998-12-01 | Hewlett-Packard Company | Current mode interface circuitry for an IC test device |
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Family Cites Families (3)
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- 1985-10-16 FR FR8515340A patent/FR2594553B1/fr not_active Expired
-
1986
- 1986-09-24 DE DE8686402092T patent/DE3681419D1/de not_active Expired - Lifetime
- 1986-09-24 EP EP86402092A patent/EP0227491B1/fr not_active Expired - Lifetime
- 1986-10-10 US US06/918,168 patent/US4764924A/en not_active Expired - Lifetime
- 1986-10-15 JP JP61243307A patent/JPH07118517B2/ja not_active Expired - Lifetime
- 1986-10-16 KR KR1019860008688A patent/KR870004312A/ko not_active Application Discontinuation
-
1994
- 1994-05-24 HK HK54494A patent/HK54494A/xx not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| FR2594553A1 (fr) | 1987-08-21 |
| US4764924A (en) | 1988-08-16 |
| EP0227491B1 (fr) | 1991-09-11 |
| JPH07118517B2 (ja) | 1995-12-18 |
| EP0227491A3 (en) | 1987-07-29 |
| DE3681419D1 (de) | 1991-10-17 |
| EP0227491A2 (fr) | 1987-07-01 |
| HK54494A (en) | 1994-06-03 |
| FR2594553B1 (fr) | 1989-02-03 |
| KR870004312A (ko) | 1987-05-08 |
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