DE2944149C2

DE2944149C2 - Integrierte Schaltungsanordnung in MOS-Technik

Info

Publication number: DE2944149C2
Application number: DE2944149A
Authority: DE
Inventors: Peter Dipl.-Phys. Dr. Draheim; Friedrich Ing.(grad.) 2000 Hamburg Hapke
Original assignee: Philips Patentverwaltung GmbH
Current assignee: Philips Intellectual Property and Standards GmbH
Priority date: 1979-11-02
Filing date: 1979-11-02
Publication date: 1985-02-21
Also published as: IT8025670A0; US4398146A; GB2062879A; FR2468919A1; JPS5674667A; FR2468919B1; IT1134111B; DE2944149A1; GB2062879B; JPH0122909B2

Abstract

Die Erfindung betrifft ein Arzneimittel mit Wirkung auf das Zentralnervensystem, dadurch gekennzeichnet, daß es als Wirksubstanz β-[7-Hydroxy-naphthyl-(1)]-alanin und/oder deren Alkylester mit 1 bis 4 Kohlenstoffatomen im Alkylrest enthält.

Description

Die Erfindung bezieht sich auf eine integrierte Schaltungsanordnung in MOS-Technik nach dem Oberbegriff des Anspruchs 1. Eine solche integrierte Schaltungsanordnung ist Gegenstand der DE-OS 29 05 294.

Wie schon in der älteren Patentanmeldung nach P 29 05 294.6 ausgeführt, besteht mit wachsendem Integrationsgrad und der damit verbundenen steigenden Komplexität von integrierten Schaltungsanordnungen die Aufgabe, eine Überprüfung der integrierten Schaltungsanordnung während der Herstellung durch sogen. Vormessen und nach der Fertigstellung, sogen. Endmessen, durchzuführen, um eventuelle Fehler während der Herstellung besser erkennen zu können.
Mit höherem Integrationsgrad werden jedoch die Anzahl der nach außen führenden Anschlüsse nicht im gleichen Maße erhöht, so daß es immer schwieriger wird, derartige Schaltungsanordnungen zu messen. Eine Prüf-Schaltungsanordnung, die derart ausgebildet ist, daß Prüfsignale, die eine zur normalen Versorgungsspannung der integrierten Schaltungsanordnung entgegengesetzte Polarität aufweisen, zeigt die Schaltungsanordnung nach der älteren Patentanmeldung P 29 05 294.6.

Infolge von Fehlanpassungen an den einzelnen Anschlüssen des IC können, wie weitere Untersuchungen ergeben haben, auch in dem normalen Betrieb der Schaltungsanordnungen Spannungen entgegengesetzter Polarität entstehen, und daher kann die Prüf-Schaltungsanordnung nach dem älteren Vorschlag nach der Patentanmeldung P 29 05 294.6 ungewollt eingeschaltet werden, und zwar also während des normalen Betriebes. Eine derartige Umschaltung in den sogen. Prüfzustand verursacht selbstverständlich ein fehlerhaftes Arbeiten der Schaltungsanordnung für den Normalbetrieb und kann zu einem Ausfall des gesamten Systems, in dem eine derartige Schaltungsanordnung arbeitet, führen.

Die Aufgabe der Erfindung besteht daher darin, diesem Mangel abzuhelfen und eine Schaltungsanordnung anzugeben, bei der das unerwünschte Umschalten vermieden wird, und zwar ohne Rücksicht darauf, ob die betreffenden Anschlüsse der zu prüfenden integrierten Schaltungsanordnungen sogen. Eingangsanschlüsse oder sogen. Ausgangsanschlüsse sind.

Diese Aufgabe wird durch die im Patentanspruch 1 gekennzeichnete Schaltunganordnung gelöst.

Durch die im Patentanspruch angegebenen Maßnahmen gelingt es, eine Schaltungsanordnung nach DE-OS 29 05 294 zu sperren, so daß sie nicht unerwünscht vom normalen Zustand in den prüfenden Zustand umschaltet.

b5 Eine Ausgestaltung der Erfindung ist im Anspruch 2 beansprucht.

Aus diesem ist erkennbar, daß die Schaltungsanordnung nach der Erfindung in der einen Anordnung nur

mit einer weiteren Prüf-Schaltungsanordnung zusammengeschaltet sein kann und in der anderen Anordnung mit mehreren Prüf-Schaitungsanordnungen, wobei es dann erforderlich sein kann, zusätzliche Speicher und einen Decodierer einzusetzen, damit in der richtigen Zeitfolge nacheinander die verschiedenen Prüf-Schaltungsanordnungen an die verschiedene η Prüf punkte in den betreffenden integrierten Schaitungsanordnungen angeschaltet werden.

Der Vollständigkeit halber sei noch darauf hingewicsen, daß in der älteren deutschen Patentanmeldung P 29 05 271 eine integrierte Schaltungsanordnung in MOS-Technik mit Feldeffekttransistoren mit mehreren Schaltungsblöcken beschrieben ist, bei der zur Überprüfung von mindestens zwei Blöcken, nämlich einem Eingangsblock und einem Ausgangsblock, unabhängig voneinander mindestens drei Feldeffekttransistor-Schaltergruopen vorgesehen sind.

Weiter war es aus der DE-OS 27 30 917 bekannt, bei einer integrierten Schaltung, bei der es möglich ist, von einer Eingangsklemme her, von der eine erste Schaltung gesteuert wird, mit Hilfe eines besonderen Steuertransistors auch eine zweite Schaltung in der integrierten Schaltung zu steuern, ohne daß diese dadurch störanfälliger wird.

Schließlich war es aus der DE-OS 27 28 676 bekannt, bei einem als monolithisch hoch integrierte Schaltung ausgeführten System von logischen Schaltungen mit darin einbetteter Matrixanordnung mit Hilfe von Taktgeberschaltungen, Verriegelungsschaltungen und kornbinatorisch logischen Schaltungen eine leichtere Priifbarkeit der logischen Schaltungen und Matrixanordnungen zu erreichen.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher beschrieben. Es zeigt

F i g. 1 ein in schematischer Weise dargestelltes Übersichtsschaltbild,

F i g. 2 eine Auf bildung der Schaltungsanordnung mit Speicherbetrieb.

Fig. 1 zeigt Eingänge El, E2, E3, £4 bis En + 2. Diese Eingänge sind also die Anschlüsse einer integrierten Schaltungsanordnung, die für Prüfzwecke doppelt belegbar sind, wobei die entsprechenden Abzweigungen SI, S2, 53, 54, Sn + 2 die Signale angeben, die in die integrierte Schaltungsanordnung für den Normalbetrieb führen. Die Prüf-Schaltungsanordnung so wie sie in der DE-OS 29 05 294 beschrieben wird, ist in F i g. 1 mit INPT bezeichnet. Wenn also an die Anschlüsse £1, E2, En+ 2 positive Signale zwischen 0 und +5 V angelegt werden, dann gelangen diese Signale über Sl, S 2, Sn + 2 in die normale integrierte Schaltungsanordnung hinein und diese arbeitet dann in ihrem Normalbetrieb.

Wenn an den Anschluß En + 2 ein Signal mit gleicher Polarität wie die Versorgungsspannung, aber mit größerer Amplitude, und gleichzeitig an den Anschluß En+1 ein Signal mit entgegengesetzter Polarität wie die Versorgungsspannung angelegt werden, wird die Resetschaltung, im weiteren RESET genannt, aktiviert und es können nun an die Anschlüsse E1, E2, En zu Prüfzwekken Prüfsignale, die eine zur normalen Versorgungsspannung der integrierten Schaltungsanordnung entgegengesetzte Polarität aufweisen, angelegt werden, womit es möglich ist, an den Ausgängen dieser Prüf-Schaltungsanordnungen INPT Signale in die integrierte Schaltungsanordnung einzuführen, so daß eine Überprüfung dieser möglich wird.
Grundsätzlich kann eine derartige Schaltungsanordnung, die also in F i g. 1 mit RESET bezeichnet ist, mit einer Schaltungsanordnung INPT zusammen wirken. Bei hochintegrierten Schaitungsanordnungen sind aber mehrere Teile der Schaltungen in den integrierten Schaitungsanordnungen zu untersuchen und aus diesem Grunde sind auch mehrere Prüf-Schaltungsanordnungen INPT angeordnet. Sie sind dann, wie in F i g. 1 gezeigt, mit den einen Eingängen von Speichern 5Pl, SP2, SPn verbunden, an die anderen Eingänge dieser Speicher führt dann das Reset-Signal aus dem Schaltungsteil RESET.

Die Ausgänge dieser Speicher Qi, Qi, Q2,Q~2, Qn, ~Q~ü führen zu einem 1- aus 2"-Decodierer und dieser Decodierer führt nun an die entsprechenden Punkte in der Schaltung, und zwar ist das Signal M für den sogenannten Normalbetrieb vorgesehen. M1 ist der Prüfzustand 1, M2der Prüfzustand 2 usw. bis Mx(x=2ⁿ— 1).

In Fig.2 ist schließlich eine ausführlichere Schaltungsanordnung gezeigt Der Anschluß En+\ ist, wie bereits zu F i g. 1 beschrieben, der Anschluß für eine Prüf-Schaltungsanordnung, wie sie bereits in der älteren DE-OS 29 05 294 beschrieben wurde und besteht aus vier Feldeffekttransistoren Tl, T2, T3 und Γ4. In der Schaltungsanordnung war jedoch der dritte Feldeffekttransistor mit seinem Sourceanschluß mit Masse verbunden. Bei Einsatz der Erfindung ist dieser Masseanschluß aufgehoben und der Sourceanschluß des dritten Feldeffekttransistors 73 ist mit dem Drainanschluß eines Feldeffekttransistors Tl vom selbstsperrenden Typ verbunden, dessen Sourceanschluß mit Masse verbunden ist. Das Gate dieses Feldeffekttransistors Tl wird von einer Feldeffekttransistor-Kombination T5, 76 gesteuert. Die Transistoren 75, 76 sind vom selbstsperrenden Typ.

Das Gate von 75 ist mit einem weiteren Anschluß En+ 2 verbunden, wobei dieser Anschluß En+2 nicht ein besonderer Anschluß eines /C ist, sondern einer, der zur normalen Arbeitsweise auch benötigt wird. An diesen Anschluß können aber jetzt Prüfsignale angelegt werden, die eine wesentlich größere Amplitude, aber die gleiche Polarität wie die normale Versorgungsspannung aufweisen. Nur dann, wenn an den Anschluß En+1 Prüfsignale angelegt werden, die eine Spannung aufweisen, die zur normalen Versorgungsspannung der integrierten Schallungsanordnung eine entgegengesetzte Polarität aufweisen und wenn gleichzeitig an den Anschluß En+2 Prüfsignale angelegt werden, die eine gleiche Polarität, wie die normale Versorgungsspannung aufweisen, aber deren Amplituden wesentlich größer als die normale Versorgungsspannung sind, nur dann wird die Schaltungsanordnung in den Prüfzustand gesetzt. Die Schaltungsanordnung wirkt folgendermaßen:

Wird bei einer Versorgungsspannung von +5V an den Anschluß En+ 2 ein positives Signal von ca. +12 V angelegt, geht der innere Verbindungspunkt 2 von dem LOW-Zustand (ca. 0 V) in den HIGH-Zustand (z. B. größer als 2,5 V) über. In diesem Fall ist der Drain-Source-Widerstand von 75 kleiner als der Drain-Source-Widerstand von 76, wodurch der Verbindungspunkt 2 einen Spannungswert größer als +2,5 V annimmt. In dem anderen Fall, wenn am Anschluß En+2 ein Signal zwischen 0 und +5 V anliegt, ist der Drain-Source-Widerstand von 75 größer als der Drain-Source-Widerstand von T6, wodurch der Verbindungspunkt 2 einen Spannungswert von ca. 0 V annimmt.

Der innere Verbindungspunkt 1 nimmt, wie in der älteren DE-OS 29 05 294 näher beschrieben, nur dann den HIGH-Zustand an, wenn am Anschluß En+1 ein

negatives Signal von ca. 3 V anliegt.

Das heißt, nur wenn am Anschluß En +1 ein negatives Signal von ca. 3 V und gleichzeitig am Eingang En+ 2 ein großes positives Signal von ca. +12 V anliegen, nehmen die Verbindungspunkte 1 und 2 den HIGH-Zustand an, wodurch die beiden Transistoren Ti und Tl leitend werden und der Ausgang der Resetschaltung den LOW-Zustand, ca. 0 V, annimmt. Wenn einer der beiden Anschlüsse En+1 oder En+ 2 die genannten Bedingungen nicht erfüllt, ist der Ausgang A der Reset- ίο schaltung im HIGH-Zustand auf ca. +5 V.

In F i g. 2 ist in dem gestrichelten Kästchen auf der linken Seite des Schaltbildes die Reset-Schaltungsanordnung mit dem Ausgang A vorhanden. Etwa in der Mitte des Schaltbildes oben ist ein gestrichelt eingezeichnetes Kästchen, das ist eine weitere Schdtungsanordnung INPT, wie in der DE-OS 29 05 294 näher beschrieben. Sie ist mit ihrem Ausgang an eine Speicheranordnung angeschlossen. Das ist das rechts in der F i g. 2 gestrichelt eingezeichnete Kästchen. Es ist mit SP1 bezeichnet. Dieser Speicher SP1 besteht aus zwei Transistoren TS und T9 vom selbstleitenden und vier weiteren Transistoren Γ10, 7*11, 7*12 und 7Ί3 vom selbstsperrenden Typ. Alle Transistoren sind wieder Feldeffekttransistoren und diese sind nun folgenderma-Ben geschaltet: Das Gate vom FET ΓΙΟ ist mit dem Ausgang der //VfT-Schaltung verbunden, also einer ersten Prüf-Schaltungsanordnung. Das Gate vom FET TS ist mit dem Sourceanschluß desselben Transistors und mit dem Drainanschluß des FET ΓΙΟ sowie mit dem Drainanschluß des FET Γ12 und dem Gateanschluß des FET Γ13 verbunden. Dieser gemeinsame Verbindungspunkt ist gleichzeitig der (^-Ausgang des Speichers und ist mit Q1 bezeichnet. Ferner ist der Drainanschluß des FET Γ11 mit dem Sourceanschluß des FET 7*10 verbunden.

Der FET Γ9 ist mit seinem Drainanschluß an die normale Versorgungsspannung + UB angeschlossen, mit seinem Gate- und seinem Sourceanschluß gemeinsam an den Drainanschluß des FET Γ13 und dieser Verbindungspunkt führt auch zum Ausgang des Speichers SP1 mit der Bezeichnung QX, der gleichzeitig mit dem Gate des FET ΠΙ verbunden ist. Die Sourceanschlüsse der FET ΠΙ, Γ12, Γ13 sind alle mit Masse verbunden.

Im unteren Teil der F i g. 2 ist der Decoder gezeichnet Zwei Gruppen des Decoders sind eingezeichnet. Sie bestehen jeweils aus drei Transistoren vom selbstsperrenden Typ, deren Sourceanschlüsse an Masse angeschlossen sind und deren Drainanschlüsse jeweils zusammengeschlossen sind und zu den Ausgängen M. M1 usw. führen. Im Ausgang ist noch ein FET vom selbstleitenden Typ angeordnet, und zwar liegen dessen Drainanschlüsse an der gemeinsamen Versorgungsspannung und dessen Sourceanschlüsse an der Ausgangsleitung, wie auch ihre Gateanschlüsse. An die Gateanschlüsse der oben genannten Gruppen im Eingang des Decodierers werden die Ausgänge der Speicher angeschlossen, und zwar an die erste Gruppe gelangen die Signale Q1, Q 2 und Q 3, an die zweite von Qt, Q 2 und Q 3 und ω schließlich an eine achte Gruppe die Signale Qi, Q~2 und Q 3, wie im linken unteren Teil der F i g. 2 dargestellt

Wenn das Resetsignal im LOW-Zustand ist, d. h. ca. 0 V, können die Speicher über die //VFT-Stufen gesetzt werden, die ihren logischen Zustand solange halten, bis sie mit dem Resetsignal wieder zurückgesetzt werden. Das heißt, wenn das Resetsignal im HIGH-Zustand ist

d. h. ca. +5 V, können die Speicher über die INPT-Suifen nicht gesetzt werden und sofern sie gesetzt waren, werden sie zurückgesetzt. In diesem Fall nehmen die Ausgänge der Speicher Q1 bis Qn den LOW-Zustand an, d. h. ca. 0 V, was bedeutet, daß der Ausgang M des Decoders im HIGH-Zustand ist und die Schaltung im Normalbetrieb arbeitet. Wenn aber das Resetsignal im LOW-Zustand ist und ein Testzustand über die INPT-Stufen ausgewählt wird, geht der M-Ausgang des Decoders auf LOW und einer der übrigen sieben Decoderausgänge auf HIGH, was bedeutet, daß einer der Testzustände vorliegt und die Schaltung in diesem Testzustand arbeitet. Es sei noch darauf hingewiesen, daß in der beiliegenden Zeichnung U₁ die Substratvorspannung und ί/ßdie Betriebsspannung sind.

Hierzu 1 Blatt Zeichnungen

Claims

Patentansprüche:

1. Integrierte Schaltungsanordnung in MOS-Technik mit Feldeffekttransistoren mit mindestens einer zusätzlichen, ebenfalls in MOS-Technik mit Feldeffekttransistoren aufgebauten Prüf-Schaltungsanordnung, deren Prüfanschluß bzw. -anschlüsse nach außen ausgeführt sind und über die beim Anlegen eines Prüfsignals mindestens Teile der integrierten Schaltungsanordnung dadurch überprüfbar sind, daß am (an) anderen nach außen geführten Anschluß (Anschlüssen) die Prüfsignale abnehmbar sind und jeder Feldeffekttransistor mit seinem Substratanschluß an Masse oder an eine negative Spannung angeschlossen ist und die Prüf-Schaltungsanordnung derart ausgebildet ist, daß Prüfsignale, die eine zur normalen Versorgungsspannung (+ UB) der integrierten Schaltungsanordnung entgegengesetzte Polarität aufweisen, anlegbar sind, dadurch gekennzeichnet, daß drei weitere Feldeffekttransistoren (FET) (TS, T6, Tl) angeordnet sind, die gemeinsam mit weiteren Transistoren (TX, T2, T3, TA) eine sogenannte Reset-Schaltungsanordnung bilden und diese einen zusätzlichen Anschluß En+ 2 aufweist, an den die gleiche Polarität wie die normale Versorgungsspannung (+ UB), aber wesentlich größere Amplituden aufweisende Prüfsignale anlegbar sind, wobei die weiteren FET (T5, Γ6, T7) folgendermaßen angeordnet sind:

Ein FET (TS) ist mit seinem Gateanschluß mit der Eingangsklemme (En+2) für die Prüfsignale, die eine wesentliche größere Amplitude, aber die gleiche Polarität wie die normale Versorgungsspannung (+ UB) aufweisen, verbunden, mit seinem Source mit dem Drainanschluß eines FET (T6), dessen Gateanschluß mit dem Drainanschluß des Eingangs-FET (T5) gemeinsam an die Versorgungsspannung (+ UB) angeschlossen sind und wobei der Sourceanschluß des FET (T6) an Masse und außerdem sein Drainanschluß an den Gateanschluß eines FET (T7) liegt, dessen Sourceanschluß an Masse und dessen Drainanschluß am Sourceanschluß eines dritten FET (T3) angeschlossen ist, wobei die Prüf-Schaltungsanordnung aus einem ersten Feldeffekttransistor (Ti) vom selbstleitenden Typ besteht, dessen Sourceanschluß mit Masse, dessen Gateanschluß an einem nach außen geführten Anschluß (En+\) und dessen Drainanschluß an einem inneren Verbingungspunkt (1) angeschlossen sind, an dem auch der Gate- sowie der Sourceanschluß eines zweiten Feldeffekttransistors (T2) vom selbstleitenden Typ angeschlossen sind, dessen Drainanschluß mit der Versorgungsspannung (+ UB) verbunden sind, daß weiterhin an dem inneren Verbindungspunkt (1) der Gateanschluß eines dritten Feldeffekttransistors (T3) vom selbstsperrenden Typ angeschlossen ist, dessen Drainanschluß mit dem inneren Ausgang (A) verbunden ist, an dem auch der Gate- und der Sourceanschluß eines vierten Feldeffekttransistors (T4) vom selbstleilenden Typ angeschlossen sind, dessen Drainanschluß mit der Versorgungsspannung verbunden sind.

2. Integrierte Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß mindestens zwei Anschlüsse (En+ 1) und (En+ 2) und einen Reset-Ausgang (A) aufweisende Prüf-Schaltungsanordnung (RESET), und mindestens zwei nur einen

Anschluß (En+1) und einen Prüfausgang (Z^ aufweisende Prüf-Schaltungsanordnungen (INPT) angeordnet sind, wobei der Reset-Ausgang (A)jeweils an dem einen Eingang und die Ausgänge (B) jeweils an den anderen Eingängen von Speichern (SPl, Sp 2, Spn) liegen, deren Ausgänge (Q 1, Ql, Q 2, Q~2 usw.) auf einen 1- aus 2"-Decodierer (Decodierer) führen, an dessen Ausgänge die Umschaltsignale zum Umschalten der zu prüfenden Teile der integrierten Schaltungsanordnung für den Prüfzustand abnehmbar sind.