DE3015096C2

DE3015096C2 -

Info

Publication number: DE3015096C2
Application number: DE3015096A
Authority: DE
Inventors: Thomas P. Redfern; Thomas M. Frederiksen; Joseph J. San Jose Calif. Us Connolly Jun.
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1979-04-19
Filing date: 1980-04-19
Publication date: 1991-08-08
Also published as: GB2047963A; DE3015096A1; JPS6359261B2; US4238839A; FR2454672A1; GB2047963B; FR2454672B1; JPS55160464A

Description

Die Erfindung geht aus von einem Festwertspeicher zur Einbeziehung in eine monolithische integrierte Schal tung mit einer Vielzahl von Speicherstellen mit je einem Feldeffekt-Transistor, der zwischen einer Spei seleitung und einer über einen Ausgangswiderstand an Masse angeschlossenen Bit-Ausgangsleitung eingeschal tet und mittels eines einer Steuerelektrode zugeführ ten Signals aus dem gesperrten in den leitenden Zu stand übergeführt werden kann und der nach der Her stellung eines hochintegrierten Schaltungsplättchens mittels einer, unter Verwendung einer Strahlung auf trennbaren, zu einer Transistorelektrode führenden Verbindungsleitung nachträglich programmierbar ist.

Ein derartiger Festwertspeicher ist bekannt aus der DE-AS 25 45 047.

Ein solcher Festwertspeicher ist vorgesehen für den Einsatz in hochintegrierten Schaltungen, die die MOS-Schaltungstechnik in Anwendung bringen, und ins besondere für die Silizium-Gate-Elektroden-MOS- Schaltungstechnik. Allgemein bezieht sich die Er findung auf einen Festwertspeicher (ROM), der nach seinem Aufbau mittels Laserstrahl programmiert werden kann, um einen programmierbaren Festwertspeicher zu schaffen, der anderen Schaltelementen in einer hoch integrierten Schaltung zugeordnet werden kann. Ins besondere wird hier die CMOS-Schaltungstechnik an gewendet, um den durch Laserstrahl programmierbaren Festwertspeicher in einer Form herzustellen, die die Programmierung beim Herstellungsvorgang der hochintegrierten Schaltung gestattet.

Programmierbare Festwertspeicher sind nach dem vor bekannten Stand der Technik wohlbekannt, und viele unterschiedliche Formen sind kommerziell entwickelt worden. Einige sind am Einsatzort durch den Verwender für einen besonderen Anwendungsfall programmierbar, und einige werden vom Hersteller gemäß den Anforde rungen eines Verwenders programmiert. Am häufigsten wird die Programmierung durch den Benutzer dadurch erreicht, daß abschmelzbare Verbindungsleiter in der Speicheranordnung an ausgewählten Speicherstellen durchgeschmolzen werden. Dies ist höchst zweckmäßig bei bipolaren Transistorschaltungen, in welchen hohe Stromdichten leicht erreicht werden. Bei der MOS- Schaltungstechnologie jedoch ist das Verfahren des Durchschmelzens schwierig auszuführen, und sein Ein satz kann unerwünschte Nebenwirkungen erzeugen in der zugeordneten Schaltung. Eine andere Form eines programmierbaren Festwertspeichers bringt eine vor bestimmte Metallmaskierungsanordnung zum Einsatz, die dafür ausgelegt ist, den Inhalt des Speichers zu bestimmen. Somit ist die Speicherfunktion vor bestimmbar und wird beim Herstellungsprozeß erzeugt. Diese Vorgehensweise erlaubt keine Abänderung des Speicherinhaltes, um Eigenschaften der zugeordneten Schaltung zu berücksichtigen.

Der Erfindung liegt die Aufgabe zugrunde, bei einem Festwertspeicher der in Rede stehenden Art mit mini maler Schichtdicke und demzufolge mit minimalem Energieaufwand im Anschluß an die Halbleiterher stellung eine nachträgliche Programmierung in ein facher Weise vornehmen zu können und dabei prak tisch nur einen Behandlungsschritt zu benötigen.

Diese Aufgabe wird mit den im Kennzeichen des Haupt anspruches angegebenen Merkmalen gelöst.

Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.

So kann ein durch Laserstrahl programmierbarer Fest wertspeicher in CMOS-Schaltungstechnik in die hoch integrierte Schaltung einbezogen werden, wobei der durch Lasertrahl programmierbare Festwertspeicher dazu dient, die Leistungswerte der Schaltung abzu gleichen, und digital bei der Herstellung zu pro grammieren.

Der Festwertspeicher wird so in die Struktur einer zu betreibenden Schaltung, die in hochintegrierter Form auf einem Siliziumplättchen herzustellen ist, einbezogen. Der Festwertspeicher umfaßt eine An ordnung von Speichertransistoren, von den jeder eine in Reihe mit ihm liegende durchtrennbare Lei tungsverbindung besitzt. Nach der bevorzugten Aus führungsform ist die Leitungsverbindung ein Chrom- Silizium-Streifen, der sich oben auf dem Feldoxid der integrierten Schaltung befindet, wo er nach der Herstellung des Schaltungsplättchens sichtbar bleibt. Die Verbindungsleitung kann dann mittels Laser durchtrennt werden, um den Speicher bei dem Auslesevorgang der Schaltungsplättchen im Her stellungsverfahren zu programmieren.

Der Vollständigkeit halber sei bemerkt, daß es aus IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol. SC-11, No. 4, August 1976, S. 500-505 an sich bekannt ist, in einem Festwertspeicher mit bipolaren Transistoren die Programmierung mittels eines, eine Metall-Verbindungsleitung unterbrechenden Laserstrahles vorzunehmen.

Der Speicheranordnung sind Adressendekodierer zur Steuerung des Speicherbetriebs zugeordnet. Ausgangs seitige Dekodierer sprechen auf die Speicherelemente an, um eine geeignete Form des Ausgangssignals zu liefern. Bei der bevorzugten Ausführungsform ist der ausgangsseitige Dekodierer aus Gattern mit zwei Ein gängen zusammengesetzt, von denen ein Eingang eine Hysteresekennlinie besitzt.

Dem Speicher kann eine äußere Simulierschaltung zuge ordnet sein, die dazu verwendbar ist, den Wortinhalt in der Speichereinordnung zu simulieren. Es sind Schaltungsmittel zur Überbrückung des Speichers und zum Betrieb des ausgangsseitigen Dekodierers vorge sehen, so daß ein extern angelegtes Wort zur Simu lierung des Speicherinhaltes verwendet werden kann. Dies gestattet die Einfügung eines Wortes und die Manipulierung des Wortinhaltes zur Erzielung eines gewünschten Ergebnisses in der zugeordneten hochin tegrierten Schaltung. Das gewünschte Wort kann so dann durch Laserstrahl in den Speicher durch Durch trennung derjenigen Chrom-Silizium-Leitungsverbin dungen einprogrammiert werden, die ergeben, daß der Speicher dieses Wort reproduziert.

Wenn also die hochintegrierte Schaltung hergestellt worden ist, so kann sie digital durch Verwendung des auf dem Schaltungsplättchen befindlichen pro grammierbaren Festwertspeichers getrimmt werden. Die richtigen Trimmworte können nach dem Aussor tierungs- und Prüfvorgang der Schaltungsplättchen gefunden werden und werden durch den Laserstrahl in die Schaltung einprogrammiert, so daß sehr um fangreiche, hochgenaue, hochintegrierte Schaltungen ohne die Anforderung einer nachfolgenden einzelnen Trimmung hergestellt werden können.

Im weiteren wird die Erfindung beispielsweise und anhand der beigefügten Zeichnungen ausführlich er läutert. Es zeigt

Fig. 1 ein Schaltbild einer vier mal vier-Speicher anordnung,

Fig. 2 eine seitliche Schnittansicht des Aufbaus eines Speicherelementes,

Fig. 3 die Anordnungsweise einer bevorzugten An ordnung zweier benachbarter Speicherelemente,

Fig. 4 ein Blockschaltbild zur Darstellung einer Speicheranordnung mit Dekodierer zur Adressierung und am Ausgang und mit Schaltungsmitteln zur Über brückung und Simulierung des Speicherinhaltes,

Fig. 5 ein Schaltbild eines vorbekannten NAND- Gatters, das CMOS-Feldeffekttransistoren zum Einsatz bringt, und

Fig. 6 eine Schaltung eines NAND-Gatters mit zwei Eingängen, von denen einer eine Hysteresekennlinie besitzt.

In Fig. 1 wird eine Speicheranordnung 10 gezeigt, die sechzehn in einer vier mal vier-Konfiguration ange ordnete Speicherstellen besitzt. Diese einfache An ordnung dient nur zur Erläuterung der folgenden Aus führungen. Jede gewünschte Anordnungsgröße und An ordnungsform kann bei der Ausführung der Erfindung verwendet werden. Die dargestellte Speicheranordnung bildet vier Spalten, von denen eine jede einer Deko dierleitung zugeordnet ist. Die vier Leitungen, mit 11 bis 14 bezeichnet, steuern die Speicheranordnung über einen Dekodierer 15 an. Vier Bit-Leitungen 18 bis 21 sind dem Speicher zugeordnet, davon sind die Leitungen 18 als die Leitung für das Bit des höchsten Stellenwertes und die Leitung 21 als die Leitung für das Bit des niedrigsten Stellenwertes bezeichnet.

Der Speicher enthält sechzehn p-Kanal-Feldeffekt transistoren, von denen jede Source-Elektrode mit der positiven Speisespannung +V_CC verbunden ist. Jeder Feldeffekttransistor besitzt eine durchtrenn bare Verbindungsleitung, die als einer der Wider stände 181 bis 214 zwischen der zugeordneten Drain- Elektrode einer der Bit-Leitungen 18 bis 21 darge stellt ist. Jede dieser Bit-Leitungen 18 bis 21 besitzt einen Widerstand 22 bis 25, der mit dem Verbindungspunkt 26 verbunden ist, der mit Masse potential verbunden gezeigt wird. Normalerweise liegen die Dekodierleitungen 11 bis 14 auf hohem Potential (nahe bei +V_CC) und sperren somit die zugeordneten Transistoren. Bei gesperr ten Transistoren bringen die Widerstände 22 bis 25 die zugeordneten Bit-Leitungen 18 bis 21 auf nie driges Potential. Bei der praktischen Ausführung werden die Widerstände 22 bis 25 der Bit-Leitun gen 18 bis 21 ungefähr zehnmal so groß wie der Wert der Widerstände 181 bis 214 in Reihe mit den Tran sistoren in den durchtrennbaren Verbindungslei tungen zu den Bit-Leitungen 18 bis 21 gemacht. Wenn dann, wie durch die Adresse an den Adressier anschlüssen 16 und 17 festgelegt, eine der Adres sierleitungen 11 bis 14 auf niedriges Potential übergeht, werden die mit dieser Adressierleitung verbundenen Transistoren durchgeschaltet. Wenn sie durchgeschaltet sind, wirken die p-Kanal-Feld effekttransistoren als Schaltverstärker zur Poten tialerhöhung mit niedrigem Innenwiderstand, und ihre Drain-Elektroden befinden sich dann in der Nähe von +V_CC. Ist die durchtrennbare Verbindungsleitung noch intakt, so wirkt sie als Spannungsteiler zusammen mit dem zugeordneten Bit-Leitungs-Widerstand 22, 23, 24 bzw. 25, und die betreffende Bit-Leitung 18, 19, 20 bzw. 21 wird auf ein Potential von etwa 90% von +V_CC gebracht. Dies würde den logischen Spannungs wert "eins" darstellen.

Sind durchtrennbare Verbindungsleitungen (bei den Widerständen 181 bis 214) tatsächlich mittels der im weiteren noch ausführlicher zu beschreibenden Mittel durchtrennt worden, wie es in Fig. 1 durch die Kennzeichnungen mit X dargestellt ist, so wird der Speicher gemäß der folgenden Tabelle program miert:

Es ist ersichtlich, daß die Adressen mit zwei Bits zur Folge haben, daß eine einzelne Adressierleitung auf niedriges Potential übergeht, um nur eine einzige aus gewählte Spalte von Transistoren durchzuschalten. Das Ausgangssignal oder das gespeicherte Wort mit vier Bits ist eine willkürlich gewählte Funktion der durchtrennten (programmierten) Verbindungsleitungen in der Speicheran ordnung. Vor dem Programmieren sind alle gespeicherten vier-Bit-Worte "1111".

Fig. 2 und 3 stellen eine Querschnittsansicht bzw. die Belegung bei einer bevorzugten Ausführungsform bei zwei- Bit-Speicherstellen in einer Speicheranordnung dar. Diese Zeichnungen geben ein Fragment eines integrierten Schaltungsplättchens wieder und sind nicht maßstabsgetreu. Die Abmessungen sind übertrieben gezeichnet worden, um Einzelheiten im Aufbau zu zeigen. Es ist selbstverständlich, daß die Schaltungselemente und der Aufbau nach dem Stand der Technik ausgeführt sind.

Das Substrat 30 des Schaltungsplättchens ist typischerweise leicht dotiertes Silizium vom n-Leitungstyp. In den meisten Bereichen ist das Schaltungsplättchen durch ein Feldoxid 31 bedeckt, das typischerweise bis zu einer Stärke von un gefähr einem Mikrometer gezüchtet wird. Ein p-Kanal-Feld effekttransistor wird bei 32 durch Diffusion von p⁺-Zonen 33 und 34, die als Drain- und Source-Elektroden dienen, hergestellt. Wie aus Fig. 2 ersichtlich, besteht ein Gebiet aus dünnem Oxid (oder Gate-Elektrodenoxid) zwischen der Source-Elektrode und der Drain-Elektrode und ist durch eine Gate-Elektrodenmetallisierung bei 35 bedeckt. Wie in Fig. 3 dargestellt, kann die Gate-Elektrodenmetallisierung 35 eine Leitungsbahn sein, die eine Anzahl von Transistoren mit einer bestimmten Speicheradressierleitung verbindet. Der Transistor ist durch einen eindiffundierten n⁺-Schutzring 36 umgeben. Wie aus Fig. 3 ersichtlich, werden die Tran sistoren in Paaren 32 und 32′ aufgebaut, die eine gemein same Source-Elektrodendiffusion 34 besitzen und getrennte Diffusionszonen 33 und 33′ für die Drain-Elektroden. Die metallische Leitungsbahn 38 ist die +V_CC-Stromversorgungs leitung und steht in ohmschem Kontakt bei 44 mit der Source-Elektroden-Diffusionszone 34.

Die Schicht 39 stellt eine durchtrennbare Leitungs verbindung dar. Sie ist vorzugsweise aus einer dünnen Schicht aus Chrom-Silizium aufgebaut, bei dieser Bezeich nung handelt es sich um eine Legierung von ungefähr 30% Chrom in Silizium. Dieser Werkstoff kann gleichzeitig als Legierung aufgebracht werden bis zu einer Dicke, die etwa zwischen 9 und 60 nm liegt. Diese Legierung kann aufgebracht werden, um in zuverlässiger Weise einen Wider standsfilm zu erzeugen, der einen Oberflächenwiderstand von etwa 1,5 kOhm pro Quadrat besitzt und gut an Silizium oxid haftet, ferner leicht durch eine darauf aufgebrachte Glas-Passivierungsschicht 43 passivierbar ist. Da die Schicht relativ dünn ist, kann sie in ihrer Formgebung photolitho graphisch genau ausgeführt werden, um verhältnismäßig ge naue Widerstände mittleren Wertes zu schaffen. Solche Wi derstandsfilme können durch Überlagerung mit herkömmli chen Metallschichten ohmisch kontaktiert werden. Wie in Fig. 2 und 3 gezeigt, verbindet eine Metallschicht 40 die Drain-Elektrode über einen ohmschen Kontakt 41 mit der Verbindungsleitungsschicht 39, und das andere Ende ist mit der Metallisierung für die Wortleitung bei 42 verbunden.

Wie in Fig. 3 gezeigt, ist eine der Verbindungsleitungen (39′) durch eine Laserstrahl-Trimmvorrichtung 45 durch trennt worden. Vorzugsweise wird ein Yttrium-Aluminium- Granat (YAG)-Laser verwendet, der bei einer Wellenlänge von ungefähr 1,06 Mikrometer arbeitet. Bei dieser Art der Speicherprogrammierung wird der logische Spannungswert "null" durch Aufschneiden der Verbindungsleitung 39′ einge geben. Somit fließt also, selbst wenn der Transistor 32′ durchgeschaltet hat, kein Strom, um die Bit-Leitung 42′, auf den logischen Spannungswert "eins" zu bringen. Da die Verbindungsleitungen 39 und 39′ sich oberhalb des Feld oxids befinden, und da die Laserstrahltrennvorrichtung 45 mit verhältnismäßig niedriger Leistung betrieben werden kann, so kann die Verbindungsleitung ohne Beschädigung des darunterliegenden Siliziums durchtrennt werden. Es ist festgestellt worden, daß Chromsilizium-Verbindungslei tungen unter Verwendung der obigen bevorzugten Laserstrahl trennvorrichtung mit einem Wert von ungefähr 10% der Lei stung durchtrennt werden können, die erforderlich ist, um einen Leiter aus Aluminium, wie beispielsweise die Leitungen 38 oder 42, zu durchtrennen. Die erforderliche Leistung ist so niedrig, daß der Laserstrahl einen darunterliegen den pn-Übergang im Silizium überstreichen kann, ohne diesen zu beschädigen. Wenn also auch hier die Verbindungs leitungen 39 und 39′ als über einem von Bauteilen freien Bereich des Substrats dargestellt sind, so könnten sie sich auch auf irgendeinem anderen Teilbereich des Feldoxids be finden.

Fig. 4 zeigt zusätzliche Schaltungsmittel, die der Speicher anordnung 10 zugeordnet sind, wie sie in Verbindung mit Fig. 1 beschrieben worden ist. Der Dekodierer 15 für die Adressierung und sein Betrieb sind von herkömmlicher Art und wirken wie es in Verbindung mit Fig. 1 erläutert wurde. Die Bit-Leitungen 18 bis 21 sind jeweils mit einem Ein gang bei einer Gruppe von NAND-Gattern 50 bis 53 verbun den. Es ist anzumerken, daß, wenn sich der zweite Eingangs anschluß bei den NAND-Gattern 50 bis 53 auf hohem Poten tial befindet, die Gatter als einfache logische Umkehrstu fen arbeiten. Umkehrstufen 54 bis 57 bewirken, daß die Ausgangsanschlüsse 58 bis 61 den Inhalt der Speicher anordnung 10 wiedergeben. Dies ist der normale Auslese zustand des Speichers.

Man erkennt, daß vor der Programmierung der Speicheranord nung 10 alle Bit-Leitungen 18 bis 21 normalerweise hohes Potential führen, wenn der Speicher adressiert wird. Dies bedeutet, daß der Zustand am unteren Eingang bei jedem der NAND-Gatter 50 bis 53 an den Ausgangsleitungen 58 bis 61 wiederholt wird. Dies bedeutet auch, daß die Ausgangssignale des Speichers vor ihrer Programmierung simuliert werden können. Das bedeutet, daß Worte manuell an den Speicherausgang gelegt werden können, um ihre Wirkung auf eine zugeordnete Schaltung zu bestimmen. Wenn gewünscht, kann das Wort zur Erzielung einer gewünschten Wirkung manipuliert werden. Das Wort kann dann durch eine geeignete Programmierung (durch Trennung mittels Laser strahl) in den entsprechenden Teilen der Speicheranordnung 10 dupliziert werden.

Der Speichersimulator arbeitet wie folgt: Vor jeglicher Durchtrennung von Verbindungsleitungen in der Speicher anordnung befinden sich die Bit-Leitungen 18 bis 21 alle samt in der Nähe des Spannungswertes V_CC, und die oberen Eingänge zu den NAND-Gattern 50 bis 53 führen hohes Po tential. Wenn wie bei 65 gezeigt, eine Prüfsonde an die Anschlußfläche 71 gelegt und mit Massepotential verbunden wird, und zwar durch einen außerhalb des Halbleiterplätt chens angeordneten Umschalter 65′, wie gezeigt, sind die Source-Elektroden der Feldeffekttransistoren 76 bis 79 auf Massepotential gelegt und damit werden diese betreibbar. Jeder der unteren Eingänge zu den NAND-Gattern 50 bis 53 ist mit einem Schaltverstärker 67 bis 70 verbunden. Da jeder dieser Eingänge ebenfalls mit der Drain-Elektrode eines getrennten n-Kanal-Feldeffekttransistors aus der Gruppe 76 bis 79 verbunden ist, so spricht, sofern die Anschlußfläche 71 auf Massepotential liegt, jeder Transistor auf den logischen Zustand einer entsprechenden Anschluß fläche 72 bis 75 an, wie er durch die zusätzliche äußere Prüfsonde bestimmt wird. Die extern angelegten logischen Spannungswerte betreiben daher die NAND-Gatter 50 bis 53. Somit bleibt also der Transistor 76 so lange gesperrt, wie die Anschlußfläche 71 auf Massepotential liegt, wenn sich die Anschlußfläche 72 auf dem logischen Spannungs wert "null" befindet, und der Untereingang des Gatters 53 liegt auf hohem Potential. Wenn die Anschlußfläche 72 den logischen Spannungswert "eins" führt, wird der Transistor 76 durchgeschaltet, und der untere Eingang zum NAND-Gatter 53 geht auf niedriges Potential über. Der logische Zustand für das Bit am Ausgang 61 kann wie gewünscht aufgeprägt werden. Die Ausgänge 58 bis 60 werden in ähnlicher Weise durch die den Anschlußflächen 73 bis 75 zugeführten Sig nale aufgeprägt. Daher können die den Anschlußflächen zugeführten Potentiale den Bitinhalt für jedes Wort simu lieren, das sich in der Speicheranordnung 10 befindet. Das eingesetzte Wort simuliert den Speicherinhalt für die Spalte, die durch den Dekodierer 15 ausgewählt wird. Wenn die Prüfsonde 65 von der Anschlußfläche 71 entfernt wird, bringt der Transistor 66 alle Source-Elektroden der Tran sistoren 76 bis 79 nahe an das Potential +V_CC heran und sperrt sie dadurch.

Wenn der Speicher in Verbindung mit einer anderen Schaltung in einem integrierten Schaltungsaufbau verwendet werden soll, gestattet die manuelle Programmiermöglichkeit eine Vorhersage der Wirkung des Speicherwortes. Bei einer typi schen Anordnung wird vor dem Programmieren des Speichers das korrekte digitale Wort dadurch bestimmt, daß zuerst der Speicher durch Auflegung der Anschlußfläche 71 auf Massepotential bestimmt wird. Manuell wird das Speicher wort durch Manipulierung an den Signalen an den Anschluß flächen 72 und 75 ausgewählt, bis der gewünschte Effekt erreicht wird. Die Speicherstellen in der Speicheranord nung 10 werden sodann mittels Laserstrahl durchtrennt und programmiert, um das manuell festgelegte Wort einzuschreiben. Wenn also einmal jede Spalte der Speicheranordnung 10 auf diese Weise behandelt worden ist, so ist die gesamte Anordnung programmiert. Da dies nach der Herstellung der Schaltung geschieht, ist die digitale Trimmung von dauer hafter Natur.

In Fig. 4 ist jedes der NAND-Gatter 50 bis 53 neben seiner oberen Eingangsklemme mit einem Hysteresissymbol ver sehen. Das ist jeweils die Eingangsklemme, die mit der Speicheranordnung 10 verbunden ist. Wenn sich also die unteren Klemmen der NAND-Gatter 50 bis 53 auf hohem Po tential befinden, wirken sie als logische Umkehrstufen mit Hysterese. Die sich daraus ergebende Übertragungs charakteristik ermöglicht es, daß die Gatterschaltung zuverlässig auf die logischen Pegel reagiert, die beim Betrieb der Speicheranordnung 10, wie oben beschrieben, erzeugt werden. Es war gezeigt worden, daß der logische Spannungswert "null" auf den Bit-Leitungen 18 bis 21 nahe beim Massepotential lag, während der logische Spannungs wert "eins" nahe bei 90% der Spannung +V_CC lag. Der Wert von 90% ändert sich mit dem Herstellungsgang und ist daher nicht präzise. Das bedeutet, daß alle Bit-Leitungen 18 bis 21 leicht unterschiedliche logische Spannungswerte für "eins" erzeugen. Dadurch, daß man den oberen Ansprech- oder Kipp-Punkt gut unter den Wert von 90% von V_CC legt, bricht die Schaltung ohne weiteres auf diesen logischen Spannungswert von "eins" an. Die Hinzufügung der Hysterese beim Gatter verbessert sehr stark seine Störfestigkeit und damit seine Zuverlässigkeit. Da der logische Spannungs wert "null" auf Massepotential liegt, stellen Störsignale keine Probleme dar.

Fig. 5 zeigt ein herkömmliches CMOS-NAND-Gatter. Zwei in Reihe geschaltete n-Kanal-Feldeffekttransistoren 85 und 86 sind mit zwei parallelgeschalteten p-Kanal-Feldeffekttran sistoren 87 und 88 verbunden, die als Last wirken. Ist einer von den beiden Eingängen 89 oder 90 auf dem logischen Spannungswert "null", so ergibt sich keine Stromleitung in den Transistoren 85 und 86. Dieser Eingangszustand stellt sicher, daß zumindest einer der Feldeffekttransistoren 87 oder 88 durchgeschaltet ist und damit den Ausgangsanschluß 91 auf hohes Potential bringt. Befinden sich beide Eingänge 89 und 90 auf dem logischen Spannungswert "eins", so sind die beiden Transistoren 87 und 88 gesperrt, und die beiden Transistoren 85 und 86 sind durchgeschaltet, um den Aus gangsanschluß 91 auf niedriges Potential zu bringen. Der Umschaltvorgang erfolgt bei einem Pegelübergang, der ins besondere durch die Festlegung der Breiten- und Längenab messungen der Schaltungselemente bestimmt ist.

In Fig. 6 wird ein NAND-Gatter mit Hysterese an einem Ein gang dargestellt. Zwei in Reihe geschaltete n-Kanal-Feld effekttransistoren 91 und 92 und ein p-Kanal-Feldeffekt transistor 93 sind von herkömmlicher Art. Ein Eingang 98 benimmt sich als herkömmlicher NAND-Gattereingang. Für den Eingang 97 jedoch wirken drei miteinander verbundene p-Kanal-Feldeffekttransistoren 94 bis 96 als die Lastschal tung, die durch den Eingangsanschluß 97 betätigt wird. Die Transistoren 94 und 95 sind mit ihren Gate-Elektroden in Reihe mit dem Eingang 97 verbunden. Der Transistor 96 ist von dem Verbindungspunkt der Transistoren 94 und 95 mit Massepotential verbunden, seine Gate-Elektrode ist mit dem Ausgangsanschluß 99 verbunden.

Für die folgenden Erläuterungen wird angenommen, daß der Eingang 98 hohes Potential führt, und der Eingang 97 dann das Gatter als eine Umkehrstufe betreibt. Infolgedessen ist der Transistor 91 durchgeschaltet, und der Transistor 93 gesperrt.

Nimmt man an, daß der Eingang 97 sich auf niedrigem Poten tial befindet, so ist der Transistor 92 gesperrt, und die Transistoren 94 und 95 sind durchgeschaltet. Der Ausgangs anschluß 99 führt hohes Potential, und der Transistor 96 ist gesperrt. Mit steigendem Eingangssignal wird der Transistor 92 durchgeschaltet und bildet eine Umkehrstufe mit den Lasttransistoren 94 und 95, und würde nichts weiter erfol gen, so würde diese Umkehrstufe mit einer einem Pegelüber gang in der Nähe von V_CC/2 typischerweise arbeiten. Die steigende Eingangsspanung erhöht die Stromleitung im Transistor 92 und vermindert die Stromleitung in den Transistoren 94 und 95. An irgendeinem Punkt dieses Übergangs, der weich einsetzt, übersteigt der Spannungsabfall über den Transistor 95 die Schwellwertspannung des Transistors 96, der zu leiten beginnt und die Source-Elektrode des Transistors 95 auf niedries Potential bringt, um damit seine Sperrung zu beschleunigen. Dies erhöht seinerseits die Stromleitung im Transistor 96 und schafft somit eine Rückkopplungswirkung, die schnell den Transistor 95 sperrt und den Transistor 96 durchschaltet. Somit sinkt die Aus gangsspannung schnell auf Massepotential ab und bleibt dort, während der Eingangsanschluß 97 auf den Spannungswert V_CC übergeht. Es ist ersichtlich, daß dieser Übergang nahe oder bei etwas höherer Spannung erfolgt, als bei einem Übergang bei einer herkömmlichen CMOS-Umkehrstufe.

Nun beginnt der Eingangsanschluß 97 mit hohem Potential und der Ausgangsanschluß 99 mit niedrigem, und es kann ge sehen werden, daß der Transistor 92 durchgeschaltet und die Transistoren 94 und 95 gesperrt sind. Da die Gate- Elektrode des Transistors 96 auf niedrigem Potential liegt, ist sie zwar durchgeschaltet, kann jedoch nicht leiten, weil der Transistor 94 gesperrt ist. Da die Eingangsspannung an Anschluß 97 abgesenkt wird, ist der erste Vorgang, daß der Transistor 94 durchgeschaltet wird, wenn seine Gate- Elektrode zu einem Schwellwert unterhalb von V_CC übergeht. An diesem Punkt beginnen die Transistoren 94 und 96 zu lei ten und damit die Source-Elektrode des Transistors auf das Potential V_CC zu bringen. Der Transistor 96 ist bestrebt, das Potential über den Transistor 95 auf einem Schwellwert festzuklemmen und damit seine Source-Elektrode unterhalb des Potentials an der Gate-Elektrode zu halten und sperrt ihn damit, so daß die Ausgangsspannung auf Massepotential bleibt. Beim weiteren Absinken der Eingangsspannung bringt der Transistor 94 die Source-Elektrode auf den Spannungs wert V_CC und an einem bestimmten Punkt, der durch die Fest legung des Breiten- zu Längen-Verhältnisses der Bauelemente bestimmt ist, beginnt der Transistor 95 zu leiten. Es wird jedoch ersichtlich, daß die Gate-Elektrode des Transistors 95 um einen Schwellenwert unterhalb der Source-Elektrode ge bracht werden muß, bevor sie durchgeschaltet werden kann, und dies kann nicht geschehen, bis das Potential am Ein gang unter den vorher genannten Wert des Überganges abge fallen ist, der nahe bei V_CC/2 liegt. Ist einmal der Transistor 95 durchgeschaltet, so bringt er den Ausgangsanschluß 99 auf hohes Potential und vermindert damit die Stromlei tung im Transistor 96. Dies ergibt seinerseits eine Erhö hung der Spannung an der Source-Elektrode des Transistors 95 und läßt ihn damit noch stärker leitend werden. Somit setzt eine Rückkopplungswirkung ein, und die Schaltung kehrt sehr schnell zu dem Zustand zurück, wo der Ausgangs anschluß 99 zum Potential V_CC übergeht und bleibt dort, wenn die Eingangsspannung am Anschluß 97 auf Massepotential übergeht.

Somit hat die Schaltung eine im wesentlichen rechteckförmi ge Hystereseschleife, mit einem oberen Ansprechpunkt, der nahe bei V_CC/2 liegt und mit einem unteren Ansprechpunkt, der an einem etwas niedrigeren Wert liegt, der aber recht hoch über dem Massepotential ist. Die genaue Lage der An sprechpunkte wird durch die Transistorabmessungen festge legt.

Unter der Verwendung der herkömmlichen CMOS-Schaltungstech nik ist die Schaltung nach Fig. 6 aufgebaut worden. Die verschiedenen Transistoren wurden in ihrem Breiten-zu-Längen- Verhältnis W/L gemäß der nachfolgenden Tabelle festgelegt. Die angegebenen Brüche sind die Breite/Länge-Abmessung in Mil.

Transistor
W/L
91\|1/0,3
92	0,5/3
93	0,5/0,35
94	1/0,35
95	1/0,35
96	1,5/3,5

Diese Werte schaffen die für die NAND-Gatter 50 bis 53 von Fig. 4 gewünschten Kennwerte in Betrieb der Anordnung nach Fig. 1. Mit einer 5-V-Stromversorgung für V_CC ist der obere Ansprechpunkt typischerweise bei 3 V und der untere Ansprech punkt bei etwa 2 V. Diese Eigenschaften schaffen eine gute Störfestigkeit beim Gebrauch von logischen Spannungswerten, die bei null und ungefähr 4,5 V liegen, wie sie die Speicher anordnung abgibt.

Die Erfindung ist beschrieben worden und spezielle Anord nungen für ihre Ausführung sind ausführlich erläutert wor den.

Claims

1. Festwertspeicher (10) zur Einbeziehung in eine monolithische integrierte Schaltung mit einer Vielzahl von Speicherstellen mit je einem Feld effekt-Transistor, der zwischen einer Speise leitung (+V_CC) und einer über einen Ausgangswider stand (22; 23; 24; 25) an Masse (26) angeschlos senen Bit-Ausgangsleitung (18, 19, 20, 21) einge schaltet und mittels eines einer Steuerelektrode zugeführten Signals (11; 12; 13; 14) aus dem ge sperrten in den leitenden Zustand übergeführt werden kann und der nach der Herstellung eines hochintegrierten Schaltungsplättchens (30) mittels einer, unter Verwendung einer Strahlung auftrenn baren, zu einer Transistorelektrode führenden Verbindungsleitung nachträglich programmierbar ist, dadurch gekennzeichnet, daß jede Verbindungsleitung als eine Widerstandsschicht (39) ausgebildet ist, die einen Schichtwiderstand in der Größenordnung von 1,5 kΩ/ aufweist, dergestalt, daß sie hochohmig ist im Vergleich mit einer gutleitenden Verbindungsleitung, jedoch niederohmiger ist als der Ausgangswiderstand (22; 23; 24; 25), und daß die Program mierung mittels eines die Widerstandsschicht (39) unterbrechenden Laserstrahls (45) erfolgt.

2. Festwertspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Widerstandsschicht (39) in die Leitung zur Drainelektrode eingschaltet ist.

3. Festwertspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Widerstandsschicht (39) von einem aus der aus Molybdän, Chrom-Silizium, Wolfram, Tantal, Chrom-Nickel-Legierung, Niob und Tantalnitrid be stehenden Gruppe auswählbaren Werkstoff gebildet ist.

4. Festwertspeicher nach einem der Ansprüche 1, 2 oder 3, dadurch gekennzeichnet, daß die Dicke der Widerstandsschicht (39) etwa zwischen 9 und 60 nm liegt.

5. Festwertspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß sich die Widerstandsschicht (39) oberhalb des das Schaltungsplättchen (30) bedeckenden, etwa 1 Mikrometer dicken, Feldoxids (31) befin det.

6. Festwertspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Widerstandsschicht (39) aus Chrom-Sili zium gebildet ist und die Wellenlänge des Laser strahls (45) etwa 1 Mikrometer beträgt.

7. Festwertspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Programmierung durch das Auftrennen der Widerstandsschicht (39) mittels eines Yttrium- Aluminium-Granat-Lasers (45) vorgenommen ist.

8. Festwertspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Formgebung der Widerstandsschicht (39) photolithographisch ausgeführt ist.

9. Festwertspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Widerstandsschicht (39) mit einer Glas- Passivierungsschicht (43) bedeckt ist.

10. Festwertspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Bit-Ausgangsleitungen (18-21) mit jeweils einem Eingang bei einer Gruppe von NAND-Gattern (50-53) verbunden sind, die, wenn sich ihre an deren Eingangsklemmen (an 79, 78, 77 bzw. 76) auf hohem Potential befinden, als logische Umkehr stufen mit Hysterese wirken, wobei der obere Kipp- Punkt gut unter dem Wert von 90% von V_cc der Speiseleitung gelegt wird.

11. Festwertspeicher nach Anspruch 10, dadurch gekennzeichnet, daß die Ausgänge der NAND-Gatter (50-53) jeweils mit Umkehr stufen (54-57) verbunden sind.