DE3013333C2 - - Google Patents
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
- H03M1/1033—Calibration over the full range of the converter, e.g. for correcting differential non-linearity
- H03M1/1038—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by storing corrected or correction values in one or more digital look-up tables
- H03M1/1047—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by storing corrected or correction values in one or more digital look-up tables using an auxiliary digital/analogue converter for adding the correction values to the analogue signal
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Description
Die Erfindung betrifft ein Verfahren zur Trimmung eines
Analog/Digitalwandlers zur Abgabe eines digitalen
Mehrfach-Bit-Ausgangswortes und mit der Möglichkeit,
ein besonderes digitales Wort in Abhängigkeit von einer
angelegten Analogspannung zu erzeugen, wobei der Analog/
Digitalwandler eine Speicherschaltung zur Speicherung
einer Vielzahl digitaler Trimmworte einschließt,
sowie eine Schaltung zur Adressierung oder Ansteuerung
des Speichers in Abhängigkeit von den Bits des höchsten
Stellenwertes des digitalen Ausgangswortes, mit einer
Schaltung zur Veränderung der Kennlinie des Analog/
Digitalwandlers in Abhängigkeit von dem digitalen Trimmwort,
und einer Schaltung zur Programmierung des Speichers.
Die Trimmung von Digital/Analogwandlern ist prinzipiell
bekannt (DE-OS 23 54 567).
Die Erfindung bezieht sich auf einen Analog/Digitalwandler
(A/D-Wandler) und ist speziell auf Mittel zur Trimmung
der Schaltung in der Form einer integrierten Schaltung
auf einem einzigen Halbleiterplättchen im Herstellungsprozeß
der Halbleiterkörper gerichtet. Die Erfindung
bringt einen doppelten Digital/Analogwandler (D-DAC)
zur Anwendung, wie er aus der DE-OS 29 39 270/US-PS
41 98 622 bekannt ist. Diese Wandler verwenden einen
Präzisions-Spannungsverstärker mit einer Vielzahl von
Eingängen und einem Vergleicher, wie er aus der US-PS
41 91 900 bekannt ist. Es ist daher bereits bekannt, wie
ein einfaches Paar von Digital/Analogwandlern (D/A) miteinander
kombiniert werden kann, um mit Hilfe eines Präzisionsvergleichers
einen größeren Wandler zu schaffen.
So können zwei 3-Bit-Digital/Analogwandler dazu gebracht
werden, eine 6-Bit-Schaltung mit einer großen Einsparung
an gezählten Einzelteilen zu erzeugen. Es wird ferner
gezeigt, wie vier 3-Bit-Digital/Analogwandler unter
Verwendung eines Vergleichers geschaltet werden können,
um eine 12-Bit-Anordnung mit sogar noch größerer Einzelteileinsparung
zu schaffen.
Die nachfolgende Tabelle I zeigt die Eigenschaften verschiedener
Digital/Analog- und Analog/Digitalwandler.
Es wird angenommen, daß eine Spannungsquelle mit 5 V zu
charakterisieren ist. Die Auflösung wird in den dem
Wandler zugeordneten Schritten ausgedrückt. Die in Prozent
angegebene Spalte des Fehlers ist ±1/2 LSB zugeordnet,
wobei LSB den Spannungsschritt entsprechend dem
Bit niedrigsten Stellenwertes bedeutet. Die letzte Spalte
zeigt die Größe von 1/2 LSB als Spannungswert.
Es wird ersichtlich, daß selbst eine 8-Bit-Schaltung für
eine Gesamttoleranz von besser als 0,2% ausgeführt werden
muß, wenn ihre volle Leistungsfähigkeit zur Verfügung
stehen soll. Die optimale Toleranz ist in der Herstellung
schwer zu erreichen. Offensichtlich ist eine 3-Bit-Schaltung
verhältnismäßig einfach zu bauen, und vier 3-Bit-
Schaltungen können derart auf einem integrierten Halbleiterschaltungsplättchen
aufgebaut sein, daß sie eng
aufeinander angepaßt sind. Somit ist es lediglich erforderlich,
drei der vier Schaltungen zu trimmen, so
daß alle vier aufeinander angepaßt sind. Wie in der
DE-OS 29 39 270 gezeigt, kann ein 12-Bit-Analog/Digitalwandler
auf einem einzigen Halbleiterplättchen als
integrierte Schaltung hergestellt werden. Um jedoch
bei der Massenfertigung eine Genauigkeit von 12 Bits
zu erreichen, ist irgendeine Art von Trimmung erforderlich.
So kann beispielsweise ein Laser verwendet
werden, um, wie es dem Fachmann geläufig ist, Widerstände
zu trimmen. Andererseits können die Kondensatoren
des Vergleichers mit seiner Vielzahl von Eingängen
getrimmt werden mittels eines Lasers, um die
beiden doppelten Digital/Analogwandler zu symmetrieren.
Eine Art der Trimmung von Kondensatoren wird in der
US-PS 41 90 854 offenbart.
Die Trimmung von Widerständen kann mit einem hohen Grad
an Genauigkeit ausgeführt werden. So kann beispielsweise
ein Schichtwiderstand mit einem niedrigeren als
dem gewünschten Widerstandswert hergestellt und ein
Laserstrahl oder ein abreibender Strahl (Sandstrahl)
dazu verwendet werden, einen Teil der Schicht zu entfernen
und somit den Widerstandswert zu erhöhen. Diese
Trimmung kann unter Kontrolle des Widerstandswertes
zur Erzielung einer engen Toleranz ausgeführt werden.
Es ist jedoch festgestellt worden, daß derartige Widerstände
nach der Trimmung driften, und daß eine solche
Widerstandsdrift durch zyklische Wärmebehandlung beschleunigt
werden kann. Es ist aber weit wünschenswerter,
eine digitale oder binäre Trimmung einzusetzen,
wo ein Element des Wertes entweder vorhanden oder abwesend
ist. So können beispielsweise abschmelzbare Verbindungen
verwendet werden, um eine Gruppe von Widerständen
in einer Serien/Parallelkombination miteinander
zu verbinden, deren Gesamtwert durch selektives
Durchbrennenlassen der abschmelzbaren Verbindungen
verändert werden kann. Wenn dies auch nur eine stufenweise
Änderung des Parameters ergibt, so driftet der
Wert des Schrittes nicht mehr nach seiner Schaffung
infolge der Trimmung. Ferner kann durch eine sorgfältige
Auslegung des Widerstandsnetzwerkes ein brauchbarer
Trimm- und Genauigkeitsbereich erzielt werden.
Es sind auch nach dem Stand der Technik zahlreiche
gleichwertige Lösungen für abschmelzbare Verbindungen
verfügbar.
Daher ist es Aufgabe der Erfindung, ein Verfahren zur
Trimmung eines Analog/Digitalwandlers, einen digital
getrimmten Analog/Digitalwandler und einen als integrierte
Schaltung ausgeführten Analog/Digitalwandler
zu schaffen, mit denen eine genaue Trimmöglichkeit,
insbesondere bei der Trimmung von Halbleiterplättchen
mit integrierten Analog/Digitalwandlerschaltungen
möglich ist, wobei ein Festwertspeicher für die digitale
Trimmung einzuschließen ist, zusammen mit Mitteln
zur zeitweiligen Eingabe eines Trimmvorganges, die permanent
eingesetzt bleiben können, sobald die Eignung
des eingegebenen, zeitweiligen Trimmvorganges festgestellt
wurde.
Ein zur Lösung dieser Aufgabe vorgeschlagenes Verfahren
der eingangs genannten Art ist durch die im Patentanspruch 1
angegebenen Merkmale gekennzeichnet. Hierzu
wird ein digital getrimmter Analog/Digitalwandler mit
den im Patentanspruch 3 angegebenen Merkmalen vorgeschlagen,
während im Patentanspruch 8 ein als integrierte
Schaltung ausgeführter Analog/Digitalwandler
angegeben ist.
Die besonderen Vorteile des Analog/Digitalwandlers
werden in der folgenden Konfiguration erreicht:
ein Analog/Digitalwandler, der zwei doppelte Digital/
Analogwandlerelemente einschließt, die in Verbindung
mit einem Vergleicher mit einer Vielzahl von Eingängen
arbeiten, ist in das integrierte Schaltungsplättchen
eingebaut. Eine Steuerlogikeinheit erzeugt das
digitale Wort, das das Ausgangssignal des Analog/
Digitalwandlers sein soll. Die verschiedenen Bits in
diesem Wort werden auf die entsprechenden Teile des
doppelten Digital/Analogwandlers aufgeteilt. Eine
Bezugsspannung wird dem Wandler höchsten Stellenwertes
zugeleitet, und ein Bruchteil der Bezugsspannung
wird dem Wandler niedrigsten Stellenwertes zugeführt.
Dieser Bruchteil wird gemäß der Bitverteilung gewichtet.
Im Fall der Verwendung einer Baugruppe aus vier
3-Bit-Wandlerelementen, die zwei doppelte 6-Bit-Digital/
Analogwandler bilden, ergibt sich eine Gewichtung
von 64 : 1, derart, daß 1/8 der Bezugsspannung dem Wandler
niedrigsten Stellenwertes zugeführt würde, mit
einer Gewichtung des Vergleichers von 8 : 1. Das Analog-
Eingangssignal wird zwei Vergleichereingängen zugeführt,
und die einzelnen doppelten Digital/Analogwandler sind
mit anderen Eingangspaaren verbunden, die gemäß der
Gewichtung der doppelten Digital/Analogwandler gewichtet
sind. Der Wandler niedrigsten Stellenwertes ist
mit einer zweiten Dekodierschaltung versehen, um einen
zweifachen doppelten Digital/Analogwandler zu schaffen,
wie er in der DE-OS 29 39 270 offenbart ist. Diese Dekodierer
sind mit einem zusätzlichen, entsprechend gewichteten
Eingangspaar des Vergleichers verbunden.
Zur digitalen Trimmung ist auf dem Halbleiterplättchen
ein Festwertspeicher eingeschlossen. Vorzugsweise
ist der Festwertspeicher eine lasergetrimmte, programmierbare
Vorrichtung (LPROM - laser trimmed programmable
read-only memory). Diese Vorrichtung wird in der US-PS
42 38 839 mit der Bezeichnung "Mittels Laser programmierbarer
Festwertspeicher" offenbart. Gemäß der vorliegenden
Erfindung sind zwei Speicherteile oder -abschnitte
in einer einzigen Struktur enthalten, und zwar eine zur
Trimmung des Wandlers höchsten Stellenwertes und eine
zur Trimmung des Wandlers niedrigsten Stellenwertes.
Unter Verwendung der vier Bits höchsten Stellenwertes
des digitalen Wortes aus der Steuerlogikeinheit wird
der Festwertspeicher adressiert. Der Adressierteil
spricht mit sieben Bits an jedem von neun Speicherplätzen
an. Die ersten sechs Bits werden verwendet, um
die zweite Dekodiergruppe des Wandlers niedrigsten
Stellenwertes zu programmieren. Das siebte Bit steuert
die Polarität des dem Vergleicher zugeführten Korrektursignals.
Der Festwertspeicherabschnitt zur Trimmung des Wandlers
vom niedrigsten Stellenwert schließt ein einzelnes
7-Bit-Wort ein, das dekodiert und zum Betrieb eines
Trimmabschnitts verwendet wird, der auf den genauen
Wert des dem Wandler niedrigsten Stellenwertes zugeführten
Bruchteils der Bezugsspannung abgeglichen
wird.
Aus den obigen Ausführungen folgt, daß der Wandler
niedrigsten Stellenwertes derart getrimmt wird, daß
er genau einen einzigen Bitwert des Wandlers vom
höchsten Stellenwert darstellt. Der letztere Wandler
wird derart getrimmt, daß die drei Bits vom höchsten
Stellenwert aus den Worten abgeglichen werden. Somit
wird die Schaltung in Abhängigkeit von digitalen Instruktionen
getrimmt, so daß jeder die Analog-Eingangsspannung
darstellende digitale Wert auf mehr
als 1/2 LSB (d. h. 1/2 des Wertes vom Bit des niedrigsten
Stellenwertes) genau ist.
Die Einprogrammierung oder Eingabe in den durch Laser
programmierbaren Festwertspeicher (LPROM) wird mittels
neun Anschlußflächen des integrierten Schaltungsplättchens
vollzogen, von denen jede bei der
Herstellung mittels einer Sonde kontaktiert werden
kann. Zwei der Anschlußflächen gestatten die Auswahl
des Trimmabschnitts für den Wandler des höchsten oder
des niedrigsten Stellenwertes. Die anderen sieben Anschlußflächen
gestatten die Schaffung digitaler Trimmworte.
Die Anschlußflächen für die Auswahl gestatten
ein Überschreiben des entsprechenden Speicherinhaltes.
Das bedeutet, daß bei Speisung einer Anschlußfläche
für die Auswahl vor der Eingabe in den Speicher der in
die sieben Anschlußflächen eingegebene Wortinhalt zur
Ausführung der entsprechenden Trimmung führt.
Im Betrieb wird eine Anschlußfläche zur Auswahl aktiviert
und das digitale Wort so lange manipuliert, bis
der gewünschte Trimmwert erreicht wird. Dies wird dadurch
angezeigt, daß das korrekte digitale Ausgangssignal
aus dem Analog/Digitalwandler in Abhängigkeit
von einem bestimmten Analog-Eingangssignal erzeugt
wird. Das Wort wird notiert und der Festwertspeicher
mittels Durchtrennung von Leiterverbindungen durch
einen Laser programmiert. Somit ist das korrekte digitale
Wort in den Festwertspeicher eingegeben. Der
Speicherabschnitt des Festwertspeichers für den Wandler
niedrigsten Stellenwertes wird mit einem einzigen
7-Bit-Wort programmiert, während der Festwertspeicherteil
für den Wandler des höchsten Stellenwertes in ähnlicher
Weise mit neun digitalen Worten programmiert
wird, die die drei Bitpositionen vom höchsten Stellenwert
zur Darstellung der 8 Worte des digitalen Wortes
zuzüglich des neunten Offset-Wortes bilden. Sind einmal
die drei Wandlerbits vom höchsten Stellenwert getrimmt,
so stellt die dem Herstellungsprozeß eigene Genauigkeit
der Widerstandsfertigung sicher, daß alle Bitkombinationen
auf weniger als 1/2 LSB genau sind.
Vorteilhafte Weiterbildungen der Erfindung sind in den
Unteransprüchen gekennzeichnet.
Im folgenden werden Ausführungsbeispiele der Erfindung
anhand der Zeichnungen ausführlich erläutert. Es zeigt
Fig. 1 ein Blockschaltbild einer bevorzugten Ausführungsform
eines Analog/Digitalwandlers,
Fig. 2 ein Blockschaltbild des Dekodierers und des
Festwertspeicherteils für den Wandler höheren Stellenwertes
aus dem Festwertspeicher nach Fig. 1,
Fig. 3 ein Blockschaltbild zur Programmierung des
durch Laser programmierbaren Festwertspeichers (LPROM)
mit dem Dekodierer für das Wort für den Wandler niedrigeren
Stellenwertes mit dem zugehörigen Speicher-
und Dekodiererteil des Festwertspeichers nach Fig. 1,
Fig. 4 ein Blockschaltbild des Trimm-Netzwerkes
nach Fig. 1 und des zugeordneten Dekodierers,
Fig. 5 ein Blockschaltbild zur Darstellung der
Bestandteile einer Prüfvorrichtung für Halbleiterplättchen,
und
Fig. 6 eine schematische Blockdarstellung des
digitalen Trimmverfahrens für die Herstellung
des Wandlers nach Fig. 1.
Nachstehend wird von der bekannten CMOS-Schaltungstechnik
ausgegangen, obwohl auch andere integrierte
Schaltungstechniken verwendet werden könnten. Bei den
gezeigten Dekodierern, Schaltern und anderen Logikschaltungen
ist herkömmliches Durchschalten angestrebt.
So kann beispielsweise ein einfacher Schalter ein
n-Kanal-Feldeffekttransistor, ein p-Kanal-Feldeffekttransistor
oder ein CMOS-Übertragungsgatter, wenn gewünscht,
sein. Die gezeigten Widerstände sind in wünschenswerter
Weise eine in Dünnschichtform oben auf
das Passivierungs- oder Feldoxid auf dem integrierten
Schaltungsplättchen aufgebrachte Legierung aus Silizium
und Chrom. Derartige Widerstände können verhältnismäßig
eng toleriert hergestellt und leicht mit einem
Laserstrahl von verhältnismäßig niedriger Leistung abgetrennt
werden. Es können jedoch auch andere Formen
der Widerstandsherstellung eingesetzt werden. Da die
Vorgehensweisen zur Belegung und Herstellung der Bausteine
oder Schaltungen bekannt sind, werden sie hier
nicht im einzelnen behandelt. Hier sollen die Konfigurationen
der Bauelemente dazu dienen, eine Kombination
von Bauelementen zu veranschaulichen, die eine neue,
zweckmäßige und nicht naheliegende Struktur ergibt.
Fig. 1 zeigt die verschiedenen Elemente der bevorzugten
Ausführungsform. Die Schaltung ist im Grunde ein
12-Bit-Analog/Digitalwandler, der infolge einer Polaritätsfestlegungsmöglichkeit
technisch eine 13-Bit-
Schaltung wird. Durch eine einfache Maßnahme, die weiter
unten beschrieben wird, wird diese leicht in einen
10-Bit-Analog/Digitalwandler umgewandelt, der aufgrund
der Polaritätssteuerung technisch eine 11-Bit-Schaltung
ist.
Die Steuerlogikeinheit bei 10 bringt das Verfahren der
sukzessiven Annäherung zum Einsatz, wie es bei bekannten
Schaltungen zu finden ist. Ein geeignetes Taktsignal
wird bei einem Steuersignal in das Register
zur sukzessiven Annäherung (SAR) beim Anschluß 11 eingespeist
und schreitet zur Erzeugung einer Folge von
13-Bit-Worten nach dem bekannten Schema der sukzessiven
Annäherung. So stellt beispielsweise nach dem
ersten Wort, dem Wort zur Bestimmung des Vorzeichens,
das zweite Wort die Hälfte des vollen Spannungsbereichs
(oder die Hälfte des Bezugsspannungswertes VREF dar,
wie er an einem Anschluß 12 eingespeist wird). In Abhängigkeit
davon, ob das an den Anschlüssen 13 und 14
eingespeiste
Eingangssignal größer oder kleiner als die halbe Bezugsspannung
VREF ist, steuert das Ausgangssignal des Vergleichers
auf der Leitung 15 das Register zur sukzessiven
Annäherung, um das laufende Bit zu halten oder zurückzustellen.
Wenn das Register zur sukzessiven Annäherung das
Wort erzeugt hat, das sich dem analogen Eingangssignal am
meisten annähert, so ist die Umwandlung vollbracht, und
das entsprechende digitale Wort ist am Ausgang auf den
Leitern der Vielfachleitung 16 verfügbar.
Die Bits der digitalen 12-Bit-Worte sind als Q0 für das
Bit niedrigsten Stellenwertes bis Q11 für das Bit höchsten
Stellenwertes bezeichnet. Auf einer Vielfachleitung 17
werden die Bits an zwei doppelte Digital/Analogwandler 18
und 19 verteilt. Jeder doppelte Digital/Analogwandler
umfaßt zwei 3-Bit-Digital/Analogwandler wie gezeigt. Der
doppelte Digital/Analogwandler 18 empfängt die sechs Bits
Q6 . . . Q11 vom höchsten Stellenwert und ist am Anschluß 12
direkt mit der Bezugsspannung VREF verbunden. Der doppelte
Digital/Analogwandler 19 umfaßt ebenfalls zwei 3-Bit-Digital/
Analogwandler und empfängt, wie gezeigt, die sechs
Bits Q0 . . . Q5 vom niedrigsten Stellenwert. Über Widerstände
21, 22 und 23 ist dieser doppelte Digital/Analogwandler 19
derart geschaltet, daß er 1/8 der Bezugsspannung VREF
empfängt. Die Widerstände 22 und 23 werden einander gleich
gemacht, so daß der mit VT bezeichnete Knotenpunkt bei 24
mit VREF/16 arbeitet. Wie im weiteren ausführlich beschrieben
wird, wird der Knotenpunkt 24 als Trimmpunkt zur Trimmung
des doppelten Digital/Analogwandlers 19 verwendet.
Der doppelte Digital/Analogwandler 18 wird hiernach als
Wandler für den höheren Stellenwert, und der doppelte
Digital/Analogwandler 19 als Wandler für den niedrigeren
Stellenwert bezeichnet.
Der Wandler höheren Stellenwertes 18 besitzt zwei Ausgänge,
auf den Leitungen 26 und 27, und diese Leitungen schließen
zwei Eingänge des Vielfacheingangs-Vergleichers 28 ein.
Der Vergleicher bringt einen Wechselspannungsverstärker
hoher Verstärkung mit Phasenumkehr bei 29 ein, mit einem
zwischen die Eingangs- und Ausgangsanschlüsse geschalteten
Kurzschlußschalter 30. Der Kurzschlußschalter 30 bringt
den Verstärker 29 periodisch auf seinen Einsetzpunkt, der
bei CMOS-Feldeffekttransistoren in der Mitte seiner linearen
Kennlinie und bei dem Punkt der maximalen Verstärkung liegt.
Wenn auch nur ein einziger derartiger Verstärker gezeigt
wird, so kann eine Vielzahl solcher Bauelemente, jedes
mit eigenem Kurzschlußschalter, mit Wechselspannungskopplung
hintereinandergeschaltet werden, um den gewünschten Gesamtverstärkungswert
zu erreichen. Der Kurzschlußschalter 30
(und alle anderen Kurzschlußschalter hintereinandergeschalteter
Verstärker) werden von der Taktsignalleitung 31
her mit dem Taktsignal betrieben.
Ausgangsleitungen 26, 27 aus dem Wandler höheren Stellenwertes
18 sind mit Schaltern 33 bzw. 34 verbunden, die
durch die Signale der Komplementärtaktleitung 32 und 31
betätigt werden. Diese Schalter schließen zwei Eingänge zum
Vergleicher 28 ein und sind über einen Kondensator 48 mit
dem Verstärker 29 verbunden. In ähnlicher Weise sind die
Ausgangsleitungen 60 und 61 des Wandlers des niedrigeren
Stellenwertes 19 mit Schaltern 35 bzw. 36 verbunden, die
ein anderes Eingangspaar des Vergleichers 28 umfassen, das
über einen Kondensator 49 mit dem Verstärker 28 verbunden
ist. Da der Wandler vom niedrigeren Stellenwert 1/8 VREF
empfängt, und da der Kondensator 49 1/8 vom Kondensator
48 ist, so ist die Charakteristik des Wandlers vom niedrigeren
Stellenwert 19 mit 1/64 des Wandlers vom höheren
Stellenwert 18 gewichtet. Wie oben angemerkt, hat ein
6-Bit-Digital/Analog-Wandler eine Charakteristik mit 64
Schritten. Daher stellt der Wandler vom niedrigeren Stellenwert
19 einen einzigen Schritt des Wandlers vom höheren
Stellenwert 18.
Das Analog-Eingangssignal an den Anschlüssen 13 und 14
wird über das Eingangsschalterpaar 37 und 38 auf den Kondensator
50 und von dort aus auf den Verstärker 29 geschaltet.
Weil die Kondensatoren 48 und 50 einander gleich sind,
besitzt die Charakteristik des Analog-Eingangssignals eine
gleiche Gewichtung in bezug auf den Wandler vom höheren
Stellenwert 18. Es ist jedoch zu erkennen, daß eine Umschaltstufe
57 zwischen den Taktsignalleitungen 31 und 32
und den Schaltern 37 und 38 eingefügt ist. In der Ruhestellung
der Umschaltstufe 57 ist der Sinn des Eingangssignals
direkt durchgeschaltet. Wird die Umschaltstufe 57
durch ein Signal auf der Umschaltsteuerleitung 59 betätigt,
so wird die Polarität an den Anschlüssen 13 und 14 umgekehrt.
So kann die Steuerlogikeinheit dazu gebracht werden,
eine automatische Polaritätssteuerung zu liefern und somit
effektiv ein Bit der Wandlerkapazität hinzuzufügen, dadurch
bewirkend, daß der 12-Bit-Wandler die Leistung eines 13-Bit-
Wandlers erhält.
Die Schalter 39 und 40 bilden ein anderes Eingangspaar zum
Vergleicher 28. Dieser Eingang wird dazu verwendet, eine
Verschiebung in Höhe eines halben Bits vom niedrigsten
Stellenwert (1/2 LSB) beim Wandlungsvorgang zu schaffen.
Ein Signal in Höhe eines Bits vom niedrigsten Stellenwert
(1 LSB) wird vom Wandler niedrigsten Stellenwertes 19 erhalten
und über eine Leitung 62 auf den Schalter 49 gegeben.
Der Schalter 39 legt den Bitspannungswert LSB auf Massepotential.
Die Schalter 39 und 40 sind über einen Kondensator
54 mit dem Verstärker 29 verbunden. Da der Kondensator
54 den halben Kapazitätswert des Kondensators 49 besitzt,
was die Gewichtung des Wandlers 19 ergibt, so erzeugt
das einzelne Bit auf der Leitung 62 eine Verschiebung um
1/2 LSB (Wert des Bits vom niedrigsten Stellenwert) im
Vergleicher 29. Für den Fall, daß der Wandler als 10-Bit-
Wandler verwendet werden soll, leitet der Schalter 56 die
Speisespannung +VCC zum Schalter 41. Dies legt den Kondensator
55 parallel zum Kondensator 54 und schafft eine Gewichtung
für das Bit niedrigsten Stellenwertes, die doppelt
so groß wie die Gewichtung des Wandlers vom niedrigsten
Stellenwert 19 ist. Somit ist die Verschiebung für 1/2 LSB
(das niedrigste Bit) bei der 10-Bit-Schaltung viermal so
groß wie bei der 12-Bit-Schaltung.
Die Schalter 42 und 43 schaffen noch ein weiteres Eingangspaar
für den Vergleicher 28. Über den Kondensator 51 wird
dieser Eingang auf den Verstärker 29 gekoppelt, und weil
der Kapazitätswert des Kondensators 51 1/32 des Wertes des
Kondensators 48 beträgt, liegt eine Gewichtung mit 1/32
der Wirkung des Wandlers vom höchsten Stellenwert 18 vor.
Die Schalter 43 und 42 sind mit einer Offset-Trimmvorrichtung
verbunden, die die Widerstände 62 und 63 umfaßt. Diese Widerstände
sind veränderlich dargestellt, weil sie getrimmt
werden können für den Offset (nach der Fertigung des Analog/
Digitalwandlers). Wenn gewünscht, wird der Widerstand 63
abgeglichen, um den Offset null für den Wandler zu schaffen.
Andererseits kann ein vorbestimmter Nullpunktswert in die
Anordnung über eine Anschlußfläche 64 eingebracht werden.
Soweit ist ein 12-Bit-Analog/Digitalwandler (umschaltbar
auf 10 Bits) beschrieben worden, der imstande ist, mit
13 Bits zu arbeiten (oder mit 11 Bits bei Umschaltung),
dabei werden zwei doppelte Digital/Analogwandler und
ein Vergleicher mit einer Vielzahl von Eingängen, mit
einer Logik zu einem Register für sukzessive Annäherung
(SAR) beschrieben. Nun wird die Präzisionstrimmung der
Anordnung beschrieben.
Zur Erzielung der digitalen Trimmung wird ein in das Halbleiterplättchen
einbezogener, programmierbarer Festwertspeicher
(PROM) herangezogen. Da die bevorzugte Ausführungsform
mittels Laser programmiert werden soll, wird dieser
Speicher als mittels Laser programmierbarer Festwertspeicher
65 (LPROM) bezeichnet. Die zu beschreibende Schaltung
enthält einen 70-Bit-Speicher. Der dem Wandler höheren
Stellenwertes 18 zugeordnete Speicherabschnitt 66 (siehe
Fig. 2) speichert neun 7-Bit-Worte, wobei die Speicherstellen
durch die vier Bits vom höchsten Stellenwert Q8 . . . Q11
des 12-Bit-Wortes auf der Vielfachleitung 17 adressiert
werden. Die 7-Bit-Worte aus dem Speicherabschnitt 66 werden
als Bitkombinationen 0 . . . 6 auf einer Vielfachleitung 68
gezeigt. Die Bits 0 . . . 5 werden Dekodierern 66 und 67 über
die Vielfachleitung 68 zugeführt, diese Dekodierer sind
mit dem Wandler vom niedrigsten Stellenwert 19, der damit
die Form eines zweifach doppelten Digital/Analogwandlers
annimmt. Wenn auch die Dekodierer 66 und 67 mit dem Wandler
vom niedrigsten Stellenwert 19 verbunden sind, so haben sie
keine Bedeutung für die Ausgangssignale auf den Leitungen
60 und 61. Die Dekodierer 66 und 67 sind durch ihre Ausgangsleitungen
69 bzw. 70 mit den Schaltern 45 bzw. 46 verbunden,
die noch ein weiteres Eingangspaar für den Vergleicher
28 bilden. Der Kondensator 52 koppelt dieses
Eingangspaar auf den Verstärker 29, so daß die Gewichtung
der Vergleichercharakteristik 1/32 in bezug auf das Eingangssignal
des Wandlers vom höheren Stellenwert 18 beträgt.
(Der Kondensator 52 besitzt 1/32 des Wertes des Kondensators
48). Da die Spannung VREF/8 über die Dekodierer 66 und 67
gekoppelt wird, beträgt die Gesamtgewichtung 1/256. Daher
ist der Trimmbereich 16 LSB (1/256 . . . 1/4096) mit einer Auflösung
von 1/4 LSB (16 LSB/2⁶). Das Bit 6 des 7-Bit-Wortes
wird über eine Steuerleitung 68a einer Umschaltstufe 58
zugeleitet, die zur Steuerung der Taktgeberphasen an den
Schaltern 45 und 46 dient. Dies bedeutet, daß das Bit 6
die Trimmpolarität steuert, d. h. ob der Trimmwert zu
addieren oder zu subtrahieren ist, während die Bits 0 . . . 5
den Betrag des Trimmwertes über die Dekodierer 66 und 67
bestimmen.
Für den Fall, daß der Wandler von einer 12-Bit-Schaltung
in eine 10-Bit-Schaltung umzuwandeln ist, und der Schalter
56 in der 10-Bit-Stellung betrieben wird, wird der Schalter
47 durchgeschaltet und legt somit den Kondensator 53
parallel zum Kondensator 56. Dies macht die Kapazität zur
Gewichtung viermal so groß, was die Wirkung der Vergrößerung
des Betrages des Trimmwertes um 4 : 1 hat, wie es für einen
10-Bit-Wandler benötigt wird.
Der Festwertspeicher 65 enthält auch einen zweiten Speicherabschnitt
70 für den Wandler für den niedrigsten Stellenwert
(siehe Fig. 3). Dieser Speicherabschnitt schließt
einen Speicherplatz für ein einziges 7-Bit-Wort ein, wobei
die Bits mit A . . . G auf der Vielfachleitung 71 bezeichnet
sind. Diese Vielfachleitung 71 ist mit dem Trimmnetzwerk
72 (siehe Fig. 4) verbunden, welches Trimmwortbits A . . . G
dekodiert und eine Korrekturspannung als VT dem Verbindungspunkt
24 zuführt. Es wird praktisch der Wert von VREF/8
durch das Trimmnetzwerk 72 verändert, festgelegt durch
das im Speicherabschnitt 70 für den Wandler niedrigen
Stellenwertes des Festwertspeichers 65 enthaltene Wort.
Beide Speicherabschnitte 66 und 70 des Festwertspeichers 65
können anfänglich überbrückt, und ihr Wortinhalt durch
Anschlußflächen 73 . . . 81 für Tastköpfe simuliert werden.
Es werden sieben dieser Anschlußflächen benötigt, um ein
7-Bit-Wort zu simulieren, während die beiden anderen Anschlußflächen
beaufschlagt werden können, um einen der
beiden Speicherabschnitte des Festwertspeichers 65 zu
simulieren.
Beim Auswerten der integrierten Schaltungen beim Sortieren
der Trägerplatten (wafer die sort) können die einzelnen
Halbleiterplättchen programmiert werden. Der Speicherabschnitt
70 für den Wandler des niedrigsten Stellenwertes
wird simuliert, und es wird ein Wort gefunden für das Trimmnetzwerk
bei 72, das zur Eichung des Wandlers vom niedrigsten
Stellenwert 19 führt. Ist einmal das richtige Wort
gefunden worden, so wird dieses Wort mittels Laserstrahl
eingetrimmt oder in den Speicher eingegeben, um eine permanente
Eichung zu schaffen. Dann wird der Speicherabschnitt
70 für den Wandler höheren Stellenwertes simuliert, und die
neun Speicherplätze für die Worte (bestimmt durch die vier
Bits Q8 . . . Q11 des Wortes) in einer Reihenfolge ausgewählt.
Es werden diejenigen den vier Bits höchsten Stellenwertes
zugeordneten Trimmworte gefunden, die genau den Analog/Digitalwandler
abgleichen, und durch eine Lasertrimmung werden
diese Worte dann in den Speicherabschnitt 66 eingebracht.
Es ist festgestellt worden, daß ein Speicher mit neun
Worten normalerweise angemessen für die Trimmung des Wandlers
höheren Stellenwertes 18 ist, um eine Genauigkeit von mehr
als einem halben Bit niedrigsten Stellenwertes von 1/2 LSB
in dem Analog/Digitalwandler zu erreichen. Da dies beim
Sortieren der Halbleiterträgerplatten (wafer die sort) geschieht,
kann dieser Vorgang mechanisiert werden und ergibt
eine sehr hohe Ausbeute brauchbarer 12-Bit-Wandler, die in
Baugruppen eingesetzt und ohne jegliche weitere Trimmung
verwendet werden können.
Fig. 2 zeigt Einzelheiten des Speicher- und Adressenteils
des Speicherabschnitts 66 für den Wandler höheren Stellenwertes
18. Der Speicherabschnitt 66 enthält 63 p-Kanal-
Feldeffekttransistoren, die in sieben Zeilen mit je neun
Transistoren angeordnet sind. Es wird hier nur eine Zeile
von Feldeffekttransistoren 72 . . . 78 im einzelnen beschrieben,
weil jede Zeile in gleicher Weise arbeitet. Die sieben
Gate-Elektroden der Feldeffekttransistoren werden parallel
vom Dekodierer her angesteuert bei 87, der auf die Bits
höheren Stellenwertes Q8 . . . Q11 der digitalen Worte anspricht.
Die Ausgänge des Dekodierers führen allesamt den logischen
Spannungswert "1" oder den höheren Pegel, bis auf einen,
der durch den Bitinhalt ausgewählt wird. Der hohe Pegelwert
sperrt alle zugeordneten p-Kanal-Feldeffekttransistoren.
Zum Zwecke dieser Erläuterung wird angenommen, daß die
Leitung 86 der ersten Spalte den niedrigen Pegel oder "0"
führt, wodurch die Transistoren 72 . . . 78 leitend werden.
Jeder Feldeffekttransistor für ein Speicherbit besitzt einen
kleinen, seiner Drain-Elektrode zugeordneten Silizium-Chromwiderstand,
und das andere Ende jedes dieser Widerstände
ist mit einer anderen Zeilen- oder Bitleitung verbunden.
Diese Widerstände befinden sich oben auf dem Oxid des integrierten
Schaltungsplättchens, wo sie einem Laserstrahl
ausgesetzt werden können. Ihr ohmscher Widerstandswert
ist niedrig, und sie können, wie gewünscht, selektiv
durch den Laserstrahl durchtrennt werden. In jeder Zeile
ist ein getrennter Widerstand mit Masse verbunden.
Diese Widerstände 90 . . . 96 haben einen ohmschen Widerstandswert,
der im Vergleich zu den Werten der Widerstände 79 . . . 85
an den Drain-Elektroden groß ist und nicht der Trimmung
mittels Laser zu unterziehen ist. Die Source-Elektroden
aller Speicherbit-Feldeffekttransistoren sind mit der
Speisespannung +VCC verbunden. Somit werden die den Wortzeilenbits
0 . . . 6 zugeordneten Ausgangsleitungen auf einem
Potential nahe bei +VCC gehalten und stellen allesamt "1"
dar. Wenn gewünscht, kann jeder einzelne oder alle Widerstände
79 . . . 85 mit einem Laserstrahl durchtrennt werden.
Die diesem Widerstand (oder diesen Widerständen) zugeordnete(n)
Zeile (oder Zeilen) geht (oder gehen) auf Massepotential
über, um den logischen Spannungswert "0" anzuzeigen. Somit
ist der Speicherabschnitt 66 vollständig mittels Laserstrahl
programmierbar.
Es ist selbstverständlich, daß jede andere Form eines
programmierbaren Festwertspeichers verwendet werden kann,
wenn auch dem mittels Laser programmierbaren Festwertspeicher
der Vorzug gegeben wird. So können Schaltungen
mit schwimmender Gate-Elektrode, mit bipolaren Transistoren,
abschmelzbaren Verbindungen, mit Dioden, oder jegliche
andere, programmierbare Schaltung verwendet werden. Da
die Trimmung ein einmaliger Vorgang ist, ist keine erneute
Programmierung erforderlich.
Fig. 3 zeigt den Rest des Festwertspeichers 65. Der
Speicherabschnitt 70 für den Wandler niedrigsten Stellenwertes
besteht aus sieben Widerstandspaaren 100 . . . 106,
die zwischen die Speisespannung +VCC und die Drain-Elektrode
eines Feldeffekttransistors 107 geschaltet sind.
Normalerweise bringt der als Vorwiderstand fungierende
Feldeffekttransistor 108 die Gate-Elektrode des Feldeffekttransistors
107 auf hohes Potential, um diesen leitend zu
machen und legt damit im wesentlichen jeweils einen
Widerstand in jedem Widerstandspaar auf Massepotential.
Bei jedem Widerstandspaar wird der mit der Speisespannung
+VCC verbundene Widerstand in seinem Wert viel größer als
der andere gemacht. Dies bedeutet, solange alle Widerstände
intakt und der Transistor am Verbindungspunkt
der Paare liegt, daß alle auf dem logischen Spannungswert
"0" liegen. Zur Programmierung des Speicherabschnitts 70
wird "1" angelegt mittels Durchtrennung des mit dem Feldeffekttransistor
107 verbundenen (kleineren) Widerstandes
des Widerstandspaares. Der verbleibende Widerstand zieht
den Verbindungspunkt auf ein hohes Potential. Der Verbindungspunkt
eines jeden Widerstandspaares ist mit
einem Eingang eines NAND-Gatters in einem Dekodierer 109
für den Speicherabschnitt für den Wandler niedrigeren
Stellenwertes verbunden. Der zweite Eingang jedes NAND-
Gatters ist mit einem Vorspannungstransistor aus der
Gruppe 110 . . . 116 verbunden. Somit wirken die Gatter im
Dekodierer 109 als einfach Umkehrstufen, solange der
Transistor 107 leitet. Eine Gruppe von n-Kanal-Feldeffekttransistoren
117 . . . 123 ist zwischen eine Anschlußfläche 73
und die zweiten Eingänge der NAND-Gatter geschaltet. Die
Gate-Elektroden der Transistoren 117 . . . 123 sind jeweils mit einer
der Anschlußflächen 73 . . . 81 verbunden. Da der Transistor 108
normalerweise die Anschlußfläche 73 auf hohes Potential
bringt, sind die Transistoren 110 . . . 116 normalerweise
wirkungslos. Normalerweise erscheint der Inhalt des Speicherabschnitts
70 als 7-Bit-Wort aus dem Dekodierer 109 und
schließt die mit A . . . G bezeichneten Bits ein.
Wenn es gewünscht wird, den Inhalt des Speicherabschnitts 70
zu simulieren, so wird die Anschlußfläche 73 über einen
(nicht dargestellten) zugeordneten Tastkopf auf Massepotential
gelegt. Dies sperrt den Transistor 107, und die
mit der Speisespannung +VCC verbundenen Widerstände unter
den Widerstandspaaren 100 . . . 106 bringen die mit dem Speicher
verbundenen Eingänge jedes Gatters im Dekodierer 109 auf
hohes Potential. Jetzt wirken die NAND-Gatter in der Weise,
daß sie die extern vorgegebenen "1"- und "0"-Werte wiedergeben,
die an den Anschlußflächen 75 . . . 81 angelegt werden.
Mit den Anschlußflächen 75 . . . 81 sind (nicht dargestellte)
Tastköpfe verbunden, so daß jedes beliebige digitale Wort
simuliert werden kann. Da jedes NAND-Gatter als einfache
Umkehrstufe wirkt, und ein umkehrender Transistor eingefügt
ist, so erscheint die Bitkonfiguration der an den Anschlußflächen
75 . . . 81 eingegebenen Worte am Dekodierer
109.
Der in Fig. 2 gezeigte Speicherabschnitt 66 für den Wandler
niedrigeren Stellenwertes zeigte sieben Zeilen. Diese Zeilen
sind mit einem Dekodierer 125 (in Fig. 3) verbunden, der
die 7-Bit-Worte aus dem Speicher erzeugt. Der Dekodierer
125 schließt sieben NAND-Gatter ein, von denen jeweils ein
Eingang mit einer Zeile der Elemente im Speicherabschnitt
66 verbunden ist. Jeder der anderen Eingänge der NAND-
Gatter ist mit einem Vorspannungstransistor aus der Gruppe
der Transistoren 178 . . . 184 verbunden. Jeder der Vorspannungstransistoren
178 . . . 184 ist mit einer Drain-Elektrode eines
n-Kanal-Feldeffekttransistors unter den Transistoren 170 . . . 176
verbunden, deren Source-Elektroden gemeinsam mit der
Anschlußfläche 74 verbunden sind. Ein Vorspannungstransistor
177 hält normalerweise die Anschlußfläche 74 auf hohem
Potential. Dies bedeutet, daß normalerweise ein Eingang
eines jeden NAND-Gatters im Dekodierer 125 auf hohem Potential
liegt und infolgedessen als einfache Umkehrstufe
wirkt, mit einer Inversion die "1"- und "0"-Werte im
Speicherabschnitt 66 wiederholend.
Wie oben erläutert, liegen vor dem Programmieren alle
Zeilen des Speicherabschnitts 66 auf hohem Potential.
In diesem Zustand wirkt der andere Eingang jedes NAND-
Gatters im Dekodierer 125 als einfacher Inverter nach dem
Zustand der zugeordneten Anschlußfläche mit dem ansteuernden
Tastkopf. Wenn also die Anschlußfläche 74 durch einen
(nicht dargestellten) Tastkopf auf Massepotential gelegt
ist, so ist zu erkennen, daß die Anschlußflächen 75 . . . 81
zum Adressieren an Tastköpfe angeschlossen werden können
und zur Anlegung eines extern gebildeten Wortes über die
Transistoren 170 . . . 176 zu den NAND-Gattern im Dekodierer
verwendbar sind. Es kann also die Anschlußfläche 74 zur
Trimmung des Wandlers vom höheren Stellenwert dazu herangezogen
werden, zeitweilig den Speicherabschnitt 66 zu
überbrücken, sowie die Anschlußflächen 75 . . . 81, die zum
Simulieren eines Speicherwortes verwendet werden. Wenn dann
die verschiedenen Spalten des Speicherabschnitts 66 aus dem
Dekodierer 87 adressiert werden, so kann ein extern wählbares
Wort gefunden werden, das sich zur Trimmung eignet,
und es kann der Speicherabschnitt mittels Laser getrimmt
werden, um das erforderliche Wort wiederzugeben. Nach der
Trimmung dienen die Speicherabschnitte 66 und 70 als permanent
programmierte Festwertspeicher, die die geforderte
Information zur Trimmung der Gesamtschaltung liefern.
Fig. 4 ist eine detaillierte Darstellung der Bestandteile
des Trimmnetzwerkes 72 nach Fig. 1. Das eingegebene 7-Bit-
Wort, das die Bits A . . . G enthält, wird vom Dekodierer 109
nach Fig. 3 empfangen. Die Bits A und B werden getrennt
im Dekodierer 130 dekodiert, der einen unter vier Feldeffekttransistoren
131 . . . 134 auswählt. Diese Transistoren
werden mit einem Spannungsteiler verbunden, der an die
Bezugsspannung VREF angeschlossen ist und drei Anzapfungen
und einen Masseanschluß enthält. Die Widerstände 135 . . . 138
sind derart ausgewählt, daß VREF/8 am oberen Anzapfpunkt,
5/64 VREF bzw. 3/64 VREF auf die Transistoren 132 und 133
geschaltet werden. Es ist festzustellen, daß der Verbindungspunkt
24 für die Spannung VT wie oben beschrieben
im Zusammenhang mit Fig. 1, nominell auf 4/64 VREF (oder
1/16 VREF) liegt. Es ist also zu erkennen, daß der Verbindungspunkt
144 mit Potentialpunkten verbindbar ist, die
in bezug auf VT am Verbindungspunkt 24 bei ±1/64 VREF oder
±4/64 VREF ausgewählt werden können. Bei positivem Potential
gibt der Verbindungspunkt 144 Strom an den Verbindungspunkt
24 ab, und wenn das Potential negativ ist, nimmt der Verbindungspunkt
144 Strom vom Verbindungspunkt 24 auf.
Die Bits C, D, E, F und G der Worte betätigen Schalter 139 . . . 143,
die jeweils Reihenwiderstände 145 . . . 149 einschließen. Diese
Widerstände sind binär gewichtet und mit dem Verbindungspunkt
24 verbunden, derart, daß ein beliebiger unter fünf
binär gewichteten Strömen für jeden der vier durch die
Bits A und B eingeleiteten Potentialwerte ausgewählt werden
kann. Wo die Bits C . . . G alle "0" sind, fließt kein Strom,
und dies stellt den Fall ohne Trimmung dar, wo gewünscht
wird, daß VT gleich 1/16 VREF ist.
Aus der obigen Beschreibung folgt, daß der Wandler niedrigeren
Stellenwertes 19 als eine Einheit getrimmt wird, so
daß er an die Werte des Bits vom niedrigsten Stellenwert
(LSB) des Wandlers höheren Stellenwertes 18 angepaßt ist.
Der Wandler vom niedrigeren Stellenwert 19 wird dann dekodiert
in Abhängigkeit von den Bits des höchsten Stellenwertes
des digitalen Wortes am Ausgang, um eine Korrekturspannung
zu bilden, die zur Kompensation von Fehlern im Wandler
höheren Stellenwertes 18 herangezogen wird. Da nur neun
die vier Bits vom höchsten Stellenwert darstellende Kombinationen
erforderlich sind, kann das gesamte System unter
Einsatz eines 70-Bit-Festwertspeichers mit Eingabemöglichkeit
(LPROM) getrimmt werden.
Das Trimmverfahren wird nun in Verbindung mit der in Fig. 5
gezeigten Maschine beschrieben. Eine Halbleiterscheibe (mit
vielen einzelnen integrierten Schaltungen) ist bei 150
dargestellt. Die Halbleiterscheibe schließt eine Reihe
von Halbleiterplättchen ein, von denen ein jedes einen vollständigen
Analog/Digitalwandler wie oben beschrieben enthält.
Die Halbleiterplättchen wiederholen sich auf der Halbleiterscheibe
in regelmäßigen Abständen in einer Anordnung aus
Zeilen und Spalten, die sich an genau indizierten Mittelpunkten
wiederholen. Die Halbleiterscheibe ist auf einer
Vorschubvorrichtung 151 montiert, die auf die genaue
Einhaltung und Wiedergabe des Musters der Halbleiterplättchen
in der Halbleiterscheibe einstellbar ist. Die
Halbleiterscheibe kann um jeweils ein Halbleiterplättchen
oder eine integrierte Schaltung verschoben werden, derart,
daß jede der integrierten Schaltungen aufeinanderfolgend
in eine Prüfstellung bringbar ist. Eine Anordnung von
Prüfsonden oder Tastköpfen 152a befindet sich in der Prüfstellung
und ist an einer Meßvorrichtung 152, die die Prüfsonde
in Kontakt mit der Halbleiterscheibe und aus dem
Kontakt mit dieser bringt. Die Prüfsonden sind derart
angeordnet, daß sie auf die Anschlußflächen auf jedem Halbleiterplättchen
passen und Kontakt mit der Schaltung gestatten.
Im Betrieb wird ein Halbleiterplättchen in die
Prüfstellung geführt, und die Prüfsonden in Kontakt mit
seinen Anschlußflächen gebracht. Dann bringt die Meßvorrichtung
Strom und Signalspannungen an das Halbleiterplättchen
und bewertet seine Leistungsdaten. Diese Vorgänge werden
auf eine Steuereinheit 153 hin ansprechend ausgeführt,
die entweder einen Logikteil (ALU) 154, einen Speicher 155,
eine Ablesevorrichtung 156 (Drucker und/oder Sichtdarstellung)
und eine Programmsteuerung zum Betrieb des
Systems enthält, oder mit diesen verbunden ist, wie es
weiter unten in Verbindung mit Fig. 6 beschrieben wird.
Sind einmal die Eigenschaften des geprüften Wandlers bestimmt,
so wird dieser getrimmt, um seine Leistungsdaten
in Einklang mit der Spezifikation zu bringen. Um dies auszuführen,
richtet die Steuereinheit 153 einen Laserstrahl
158, der durch eine Linse 159 fokussiert wird, auf die
Halbleiterscheibe 150. Ein X-Y-Antrieb 160 bewegt den
Laserstrahl gemäß der Steuerung aus der Steuereinheit 153.
Ein Impulsgeber 161 betreibt den Laser zur Ausführung der
Trimmung. Da alle Bestandteile der Fig. 5 eine bekannte
Technik zur Anwendung bringen und im Handel verfügbar sind,
werden sie hier nicht weiter beschrieben.
Fig. 6 ist ein Blockschaltbild, das die Einzelheiten des
Trimmverfahrens zeigt. Nach Block 200 wird vorausgesetzt,
daß sich die Halbleiterscheibe in der Prüfvorrichtung nach
Fig. 5 befindet. Es wird Strom zugeführt, und der Wandler
zur Bestimmung des Fehlers geprüft. Hierbei wird entschieden,
ob die Einheit schließlich für eine Genauigkeit von 12 Bits
getrimmt werden kann. Wenn dies nicht geht, wird der Schalter
56 nach Fig. 1 durch vorgesehene Mittel in die 10-Bit-Position
umgelegt, und es wird die Trimmung für eine Genauigkeit
von 10 Bits ausgeführt. Für die folgende Erläuterung wird
angenommen, daß eine Kapazität von 12 Bits angezeigt wird.
Nach Block 201 wird eine genaue Bezugsspannung VREF (5,000 V)
angelegt, und die Schaltung für den Offset vom Wert eines
halben Bits vom niedrigsten Stellenwert (LSB/2) getrimmt.
Dies ist ein verhältnismäßig grober Abgleich und erfordert
keine hohe Genauigkeit. Es kann entweder der Widerstand 62
oder der Widerstand 63 nach Fig. 1 (oder beide) für diesen
Abgleich mittels Laser getrimmt werden. Dieses Verfahren
schließt die Veränderung der Analog-Eingangsspannung im
Bereich von 0,6 mV und die Lasertrimmung der Widerstände
ein, so daß der Übergang des digitalen Wertes 000 000 000 000
auf 000 000 000 001 ganz nah bei 0,6 mV erfolgt. Dieser Abgleich
auf LSB/2 als Offset stellt sicher, daß der bei einem
idealen Analog/Digitalwandler anzutreffende maximale Fehler
nicht LSB/2 überschreitet (d. h. den halben Wert des Bits vom
niedrigsten Stellenwert).
Nach Block 202 wird der dem digitalen Ausgangssignal
000 111 000 000 zugeordnete Wert gefunden, dies ist VRW.
Die Analog-Eingangsspannung wird einfach verändert, bis der
Übergangswert gefunden wird, und dieser wird notiert. Allgemein
gesagt ist der Übergangswert derjenige Spannungswert,
der einen Übergang zum nächstniedrigeren digitalen Wort
veranlaßt. Dann wird, wie im Block 203 gezeigt, der
Speicherabschnitt 70 für den Wandler niedrigeren Stellenwertes
im Festwertspeicher 65 mittels des Lasers getrimmt,
so daß der Übergang zu 000 000 111 111 bei einer Analogspannung
auftritt, die gleich (VRW+LSB/2)/7-LSB/2
ist. Dies stellt sicher, daß der Wandler vom niedrigeren
Stellenwert 19 genau einen einzigen Schritt aus dem unteren
Teil des Wandlers vom höheren Stellenwert 18 wiedergibt.
Dieser Trimmschritt wird dadurch ausgeführt, daß die
Anschlußfläche 73 auf Massepotential gelegt wird, und ein
digitales Wort über Tastköpfe oder Prüfsonden den Anschlußflächen
75 . . . 81 zugeführt wird. Das Wort wird so lange verändert,
bis der bestmögliche Trimmwert erzielt wird.
Ist einmal das Trimmwort bestimmt, so wird es in den
Speicher 155 nach Fig. 5 eingebracht, für den späteren
Einsatz beim abschließenden Lasertrimmschritt, der praktisch
wie im Block 206 gezeigt, auftritt. In diesem Teil des
Trimmvorganges wird der Laser zur Durchtrennung von
Widerständen im Speicherabschnitt 70 betrieben, um das
gewünschte Trimmwort in dauerhaft gespeicherter Form zu
duplizieren. Das Massepotential an der Anschlußfläche 73,
und das Trimmwort für den Wandler niedrigeren Stellenwertes
auf den Anschlußflächen 75 . . . 81 werden beim nächsten
Schritt zurückgehalten.
Als nächstes wird, wie im Block 204 dargestellt, der
genaue Wert von VREF, der der Anschlußfläche 12 zugeführt
wird, derart abgeglichen, daß der Übergang zu 000 111 111 111 111
bei einem Analog-Eingangssignal von
1/8(5,000)-LSB/2 auftritt. Dies ergibt den vollen
Bereichsabgleich in Beziehung zu dem genau (zeitweilig)
getrimmten Wandler niedrigeren Stellenwertes 19. Das Massepotential
wird von der Anschlußfläche 73 entfernt.
Die zur Präzisionstrimmung des Wandlers höheren Stellenwertes
18 erforderlichen Worte werden sodann durch die
zeitweilige Programmierung des Speicherabschnitts 66 für
diesen Wandler im Festwertspeicher 65 bestimmt. Die erforderlichen
Trimmworte werden im Speicher 155 zum späteren
Gebrauch gespeichert. Wie in der nachfolgenden Tabelle II
gezeigt, gibt es neun Schritte, und neun Übergänge werden
genau festgelegt. Da sich diese digitalen Trimmwerte nicht
gegenseitig beeinflussen, können sie in jeglicher Reihenfolge
ausgeführt werden. Die Tabelle II zeigt die betreffenden
Stellen der Übergänge.
Die Anschlußfläche 74 wird auf Massepotential gelegt,
und die Anschlußflächen 75 . . . 81 mit demjenigen Wort versehen,
das am nächsten den Wandler für den Übergang trimmt,
der durch die Adressierung des Dekodierers 87 gebildet
wird. Ist das richtige Wort gefunden, so wird es in den
Speicher 155 eingebracht.
Nachdem alle neun Trimmworte bestimmt und innerhalb des
Speichers 155 abgelegt worden sind, ist das Halbleiterplättchen
bereit für die Programmierung. Nach Block 206
wird der Festwertspeicher 65 programmiert. Der Laser 158
wird in Betrieb gesetzt zur Trimmung von Widerständen, wie
oben ausgeführt, gemäß den Trimmworten, die im Speicher 155
abgelegt sind. Es werden in der Tat die in Block 203 und
205 bestimmten Worte permanent in den Festwertspeicher 65
eingebracht.
Die Speichereingabe oder -programmierung wird auf den
Speicher in einem Durchgang angewandt, und dies schafft
einen sehr wünschenswerten Vorteil. Gewöhnlich erfordert
die analogsignalseitige Trimmung mittels Laserstrahl eine
Reihe von Meß/Trimm/Meß-Zyklen, um die Schaltung auf die
Werte nach der Spezifikation zu bringen. Leider wird ein
wesentliches Zeitintervall nach der Lasererregung benötigt,
damit sich die integrierte Schaltung erholt und stabilisiert,
weil die Laserbestrahlung auf das Siliziumsubstrat einwirkt.
Dies bedeutet, daß man nach der Lasertrimmung abwarten
muß, bis sich die Schaltung erholt hat, so daß die Auswirkung
der Trimmung bestimmt werden kann. Der einzige
digitale Trimmvorgang mittels Laser vermeidet dieses
Problem.
Beim Abschluß des obigen Trimmvorganges ist der integrierte
Halbleiterbaustein oder das Halbleiterplättchen mit
dem Analog/Digitalwandler vollständig getrimmt, und
das nächste Halbleiterplättchen der Halbleiterscheibe
kann dann behandelt werden. Wenn auch das obige
Verfahren anhaltend zu sein scheint, wenn es auf die
Prüfung von Halbleiterscheiben in einem Automaten
angewendet wird und alle Schritte automatisiert sind,
so kann das gesamte Verfahren sehr schnell ausgeführt
werden, gewöhnlich in weniger als einer Sekunde.
Wenn die derart behandelte Halbleiterscheibe in einzelne
Halbleiterplättchen zerlegt wird, wird keine
zusätzliche Trimmung benötigt. Alles, was der Kunde
oder Anwender der Schaltung zu tun hat, besteht darin,
einen Wert für die Bezugsspannung VREF anzulegen, der
den gewünschten höchsten Anzeigewert ergibt. Dies ist
normalerweise eine erwartete Endverbraucher-Eichung,
so daß dies nichts Neues dem Gebrauch des Analog/Digitalwandlers
hinzufügt.
Claims (8)
1. Verfahren zur Trimmung eines Analog/Digitalwandlers
zur Abgabe eines digitalen Mehrfach-Bit-
Ausgangswortes und mit der Möglichkeit, ein besonderes
digitales Wort in Abhängigkeit von einer
angelegten Analogspannung zu erzeugen, wobei der
Analog/Digitalwandler eine Speicherschaltung zur
Speicherung einer Vielzahl digitaler Trimmworte
einschließt, sowie eine Schaltung zur Adressierung
oder Ansteuerung des Speichers in Abhängigkeit von
den Bits des höchsten Stellenwertes des digitalen
Ausgangswortes, mit einer Schaltung zur Veränderung
der Kennlinie des Analog/Digitalwandlers in Abhängigkeit
von dem digitalen Trimmwort, und einer Schaltung
zur Programmierung der Speichers,
dadurch gekennzeichnet,
daß das Verfahren die folgenden Schritte umfaßt:
- - die Inbetriebsetzung des Analog/Digitalwandlers;
- - die Zuführung einer Analogspannung zur Erzielung eines digitalen Ausgangswortes, das alle Bits vom höheren Stellenwert einschließt;
- - die Berechnung der Analogspannung, die in Abhängigkeit von dem digitalen Wort vorhanden sein sollte;
- - die zeitweilige Überbrückung des Speichers;
- - die Erzeugung eines digitalen Trimmwortes zur Simulierung des Inhalts des Speichers;
- - die Veränderung des erzeugten Trimmwortes, bis die Analogspannung möglichst nahe dem berechneten Wert für das Wort gleicht;
- - die Wiederholung der Schritte der Zuführung, Berechnung, Erzeugung und Veränderung für jedes einzelne digitale Ausgangswort, das eine Kombination der Bits vom höheren und vom niedrigeren Stellenwert darstellt; und
- - die Eingabe der Worte, die in den vorausgehenden Schritten erhalten wurden, zur Programmierung des Speichers, derart, daß der Analog/Digitalwandler getrimmt wird.
2. Verfahren nach Anspruch 1,
dadurch gekennzeichnet,
daß die genannten Verfahrensschritte an einem integrierten
Halbleiterbaustein beim Prüfen der Halbleiterscheibe
ausführbar sind.
3. Verfahren nach Anspruch 2,
dadurch gekennzeichnet,
daß der Analog/Digitalwandler eine 12-Bit-Anordnung
ist, und der Speicher mit den vier Bits vom höchsten
Stellenwert adressiert wird.
4. Digital getrimmter Analog/Digitalwandler zur Abgabe
eines digitalen Mehrfach-Bit-Ausgangswortes, das
eine Analog-Eingangsspannung darstellt,
dadurch gekennzeichnet,
daß der Analog/Digitalwandler die folgenden Bestandteile
umfaßt:
- - eine Analog/Digitalwandlerschaltung zur Abgabe einer Vielzahl von digitalen Ausgangsworten, von denen jedes eine andere Analog-Eingangsspannung darstellt, wobei die Analog/Digitalwandlerschaltung eine Vielzahl doppelter Digital/Analog- Wandlerelemente aufweist, die gemeinsam mit einem Vergleicher gekoppelt sind, der eine Vielzahl kondensatorgewichteter Lastausgleichseingabepaare aufweist;
- - eine Schaltung zur Veränderung der Werte der die einzelnen Spannungen der digitalen Ausgangswörter darstellenden Analogspannungen in Abhängigkeit von digitalen Trimmwörtern durch Anlegen von Korrekturspannungen an die einzelnen Eingänge des Vergleichers, wobei die digitalen Trimmwörter ein eigenes Trimmwort für jedes einzelne der digitalen Ausgabewörter umfassen;
- - einen Festwertspeicher zur Speicherung der digitalen Trimmworte;
- - eine Schaltung zur Aufschaltung der digitalen Trimmworte im Festwertspeicher auf die Schaltung zur Veränderung;
- - eine Schaltung zur Eingabe von digitalen Trimmworten in den Festwertspeicher, die zur Trimmung der Kennlinie des Analog/Digitalwandlers ausgewählt sind;
- - eine Schaltung zur zeitweiligen Überbrückung des Festwertspeichers;
- - eine Schaltung zur Aufschaltung eines extern zugeführten Trimmwortes auf den Analog/Digitalwandler, wobei das extern zuführbare Trimmwort manipulierbar ist, um ein gewünschtes Trimmwort auszuwählen; und
- - eine Schaltung zur Eingabe des gewünschten Trimmwortes in den Festwertspeicher.
5. Analog/Digitalwandler nach Anspruch 4,
dadurch gekennzeichnet,
daß die Schaltung zur Änderung der Werte der Analogspannungen
ferner Mittel zur Änderung der Gewichtung
der Wirkung der digitalen Trimmworte als
Funktion der Bitanzahl im digitalen Ausgangswort
einschließt.
6. Analog/Digitalwandler nach Anspruch 5,
dadurch gekennzeichnet,
daß die Schaltung zur zeitweiligen Überbrückung
die folgenden Bestandteile aufweist:
- - eine Schaltung zur Blockierung des Festwertspeichers,
- - eine Schaltung zur Erzeugung eines digitalen Trimmwortes zur Simulierung des Inhalts des Speichers, und
- - eine Schaltung zur Verbindung der Schaltung zur Erzeugung mit dem Ausgangsteil des Speichers.
7. Analog/Digitalwandler nach Anspruch 6,
dadurch gekennzeichnet,
daß eine Schaltung zur Umschaltung des Analog/
Digitalwandlers vom 12-Bit-Betrieb auf 10-Bit-
Betrieb durch Umschaltung des Lastausgleichs-Kondensators
in dem Vergleicher vorgesehen ist.
8. Analog/Digitalwandler, ausgeführt als integrierte
Schaltung auf einem einzigen Halbleiterplättchen
zur Umwandlung einer Analog-Eingangsspannung in ein
Digital-Ausgangssignal, bei welchem die Bits in einem
digitalen Wort bestimmte Werte der Analog-Eingangsspannung
spezifizieren,
dadurch gekennzeichnet,
daß der Analog/Digitalwandler die folgenden Bestandteile
umfaßt:
- - einen Vergleicher, dessen erster Eingang mit einem mit einer Analogspannung verbindbaren Eingangsanschluß und mit einem Ausgang verbunden ist,
- - eine Schaltung zur Erzeugung einer Folge von digitalen Worten, die alle möglichen Kombinationen der genannten Bits in dem digitalen Wort einschließen,
- - eine Schaltung zur Fortschaltung der Worte in der Folge nach einem vorbestimmten Muster einschließlich Mitteln zur Bestimmung des Musters in Abhängigkeit vom Ausgangssignal des Vergleichers,
- - einen Digital/Analogwandlerteil mit einer Widerstandsleiter und einem Dekodierer, die zur Schaffung eines direkten Leitungsweges zu jedem beliebigen einzelnen Anzapfpunkt auf der Widerstandsleiter angeordnet sind,
- - Mittel zur Aufschaltung einer Bezugsspannungsquelle auf die Widerstandsleiter,
- - Mittel zur Aufschaltung des Ausgangs des Dekodierers auf den zweiten Eingang des Vergleichers,
- - Mittel zur Aufschaltung des digitalen Wortes auf den Dekodierer, derart, daß der Digital/ Analogwandlerteil ein Ausgangssignal erzeugt, das einen Bruchteil der Bezugsspannung darstellt, und dieser Bruchteil durch die Bits in dem digitalen Wort bestimmt wird,
- - einen programmierbaren Festwertspeicher mit Mitteln zur Speicherung einer Vielzahl digitaler Trimmworte sowie mit einem Adressendekodierer,
- - eine auf die Trimmworte zur Trimmung der Kennlinie des Analog/Digitalwandlers ansprechende Schaltung,
- - eine Schaltung zur Bestimmung der digitalen Trimmworte, die zur Trimmung des Digital/Analogwandlerteils erforderlich sind, und
- - eine Schaltung zur Programmierung des Speichers gemäß den durch die Schaltung zur Bestimmung der digitalen Trimmworte festgelegten Worten.
Applications Claiming Priority (1)
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---|---|---|---|
US06/028,464 US4335371A (en) | 1979-04-09 | 1979-04-09 | Digital error correcting trimming in an analog to digital converter |
Publications (2)
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---|---|
DE3013333A1 DE3013333A1 (de) | 1980-10-30 |
DE3013333C2 true DE3013333C2 (de) | 1991-03-28 |
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DE (1) | DE3013333A1 (de) |
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