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Monolithisch integrierter Digital-Analog-Wandler
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Die Erfindung beschäftigt sich mit einem selbstabgleichbaren monolithisch
integrierten Digital-Analog-Wandler mit einer Mehrzahl von parallel schaltbaren
Widerständen oder Stromquellen.
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Bei der Herstellung von herkömmlichen mononlithisch integrierten Digital-Analog-Wandlern,
in denen ein R-2R-Leiternetzwerk durch Widerstände oder Stromquellen in Form von
diffundierten Zonen oder auch Feldeffekttransistoren realisiert wird, besteht das
Problem, daß das R-2R-Leiternetzwerk in der Fertigung abgeglichen werden muß, da
die Widerstandswerte schwanken und dieMonotonie der Wandlerkennlinien der verschiedenen
integrierten Digital-Aanalog-Wandler über eine oder auch mehrere Halbleiterplatten
der Fertigung ni.cht gewShrleistet ist, falls nicht relativ große Ausschußwerte
in Kauf genommen werden.
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Aufgabe der Erfindung ist daher die Angabe eines monolithisch integrierten
Digital-Analog-Wandlers' der mittels einer Abgleichlogik selbtjustierend abgeglichen
werden kann.
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Die Erfindung betrifft somit einen monolithisch integrierten Digital-Analog-Wandler
gemäß dem Oberbegriff des Anspruchs 1.
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Die oben genannte Aufgabe wird erfindungsgemäß durch die im kennzeichnenden
Teil des Anspruchs 1 angegebene Ausbildung gelöst.
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Die zum selbsttätigen Abgleich des monolithisch integrierten Digital-Analog-Wandlers
nach der Erfindung verwendbare Schaltungsanordnung zeichnet sich durch die im kennzeichnenden
Teil des Anspruchs 2 angegebenen Merkmale aus.
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Die Widerstände des monolithisch integrierten Digital-Analog-Wandlers
nach der Erfindung können durch diffundierte Widerstände, Feldeffekttransistoren
oder auch Bipolartransistoren in bekannter Weise realisiert werden.
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Der monolithisch integrierte Digital-Analog-Wandler und seine Verwendung
werden im folgenden anhand der Zeichnung erläutert, deren Fig. 1 ein vereinfachtes
Blockschaltbild einer Schaltungsanordnung mit einem monolithisch integrierten Digital-Analog-Wandler
nach der Erfindung bedeutet und deren Fig. 2 ein verfeinertes Blockschaltbild einer
Schaltungsanordnung entsprechend der Fig. 1 mit einem monolithisch integrierten
Digital-Analog-Wandler nach der Erfindung zur Erläuterung der Funktionsweise und
der Verwendung zeigt.
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Das Ausführungsbeispiel der Figuren beschränkt sich auf einen 5-Bit-Digital-Analog-Wandler,
wobei in üblicher Weise das geringstwertige Bit mit LSB und das höchst-
wertige
Bit mit MSB bezeichnet ist. Die Vorteile eines Digital-Analog-Wandlers nach der
Erfindung mit der Möglichkeit des Selbstabgleichs wachsen jedoch erheblich mit wachsender
Bit-Zahl; gegenwärtig sind Digital-Analog-Wandler mit mindestens 12 Bit zur Frequenzsynthese
aktuell.
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Die Beschränkung auf 5 Bit dient also lediglich dazu, die Beschreibung
und das Verständnis zu vereinfachen.
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Prinzipiell werden beim Digital--Analog-Wandler nach der Erfindung
die Stromanteile, die von einer Teilmenge der.
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höherwertigen Bits stammen, in einem Abgleichvorgang durch Einspeisen
von zusätzlichen kleinen Strombeträgen auf den richtigen Wert abgeglichen und gespeichert.
Dazu dient der Komparator C, der das Taktsignal +2 erhält, um sicherzustellen, daß
der Vergleich der an den beiden Eingängen liegenden Signale auf vorgegebene Taktzeiten
beschränkt ist. Da die zu vergleichenden Signale zu verschiedenen Zeiten zur Verfügung
stehen, ist zwischen dem Ausgang des Digital-Analog-Wandlers und dem einen- Eingang
eine vom Taktsignal ¢ 3 getaktete Abtast/Halte-Schaltung S/H vorgesehen, welche
den einen der beiden Werte kurz speichert.
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Der Komparator C ist in bekannter Weise so ausgegelegt, daß an seinem
Ausgang entsprechend den beiden Eingangssignalen die logische 0 oder 1 auftritt.
Im Prinzip kann ein Komparator C des Typs Am311 verwendet werden.
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Anstelle der Abtast/Halte-Schaltung S/H, welche zeitweilig den Ausgangswert
Ua des Operationsverstärkers V am Ausgang des Digital-Analog-Wandlers speichern
soll, kann auch ein Analog-Digital-Wandler verwendet werden, der die beiden zu vergleichenden
Ausgangswerte c und d bzw. a und b des Operationsverstärkers V in Digitalwerte umsetzt,
von denen der eine digital gespeichert wird. Der Komparator C ist dann als Digitalkomparator
auszulegen.
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Ein Digitalkomparator ist auch dann vorzusehen, wenn anstelle der
Abtast/Halte-Schaltung ein Schwingkreis verwendet wird, dessen Resonanzfrequenz
änderndes Stellglied aus einer Kapazitätsdiode besteht, deren Kapazität von der
Ausgangsspannung Ua abhängig gemacht wird. In diesem Fall lägen die beiden zu vergleichenden
Ausgangssignale in Form von zwei Hochfrequenzsignalen unterschiedlicher Frequenzen
vor, welche ausgezählt und im Digitalkomparator.zu vergleichen sind.
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Das Ausgangssignal des Komparators C steuert nun die Funktionsweise
des Mikrokomputers A, der das Taktsignal 4> 1 vom Taktgenerator 6 erhält. Dieses
betätigt einerseits entsprechend einem Taktsignal +4 elektronische Umschalter B1
bis B5, über die während des einen Taktintervalls das digitale Eingangssignal über
die Eingänge El bis E5 oder während des anderen Takt intervalls über die Eingänge
B1 bis B5 die vom Mikrokomputer C errechneten digitalen Abgleichwerte der Anschlüsse
B1 bis B5 in das R-2R-Netzwerk des Digital-Analog-Wandlers eingegeben werden. Andererseits
werden vom Mikrokomputer C entsprechend dem errechneten Abgleichergebnis die Abgleichschalter
S6 bis S17 betätigt, wodurch einer oder mehrere der Abgleichwiderstände R1 bis R6
entsprechend dem Abgleichergebnis entweder an Masse oder an die Ausgangsleitung
2 gelegt werden.
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Die monolithische Integration des Digital-Analog-Wandlers 3 nach der
Erfindung erfolgt in bekannter Weise.
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Die Umschalter F1 bis F5 und die Abgleichschalter S6 bis S17 werden
vorzugsweise in Form von Isolierschicht-Feldeffekttransistoren realisiert. Als Abgleichlogik
A kann der handelsübliche Mikrokomputer 8080 verwendet werden.
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Als Operationsverstärker, dessen Ausgang zur Einstellung der Steilheit
über den Widerstand Ro mit dessen Eingang verbunden ist, kann irgendein handelsüblicher
integrierter Operationsverstärker und als Abtast/Halte-Schaltung.S/H kann beispielsweise
die Type LF 398 verwendet werden.
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Bis auf die Abgleichwiderstände R1 bis R6 und die in ihren Strompfaden
vorgesehenen Abgleichschalter S6 bis S17 ist das R-2R-Netzwerk 7 des monolithisch
integrierten Digital-Analog-Wandlers nach der.Erfindung von herkömmlichem Aufbau.
Die auf der Seite der R-Reihenschaltung liegenden Anschlüsse einer Teilmenge der
2R-Widerstände von geringstwertigen Bits ist jedoch gegen Masse bzw. gegen die Ausgangsleitung
2 schaltbar, wie die Fig. 2 veranschaulicht.
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Bei der Bemessung des R-2R-Leiternetzwerkes in einem Digital-Analog-Wandler
nach der Erfindung ist folgendes zu beachten; 1) Es ist davon auszugehen, daß durch
Streuung der Widerstände im R-2R-Leiternetzwerk der Fall eintreten könnte, daß beim
Wechsel von Bit 1-3 = logisch "1", Bit 4 = logisch "0" zu Bit 4 = logisch "1", Bit
1-3 = logisch "0" der korrespondierende analoge Wert bzw. Sprung großer ist als
1LSB, also der kleinstmögliche Schritt in diesem Falle I1 von Bit 1. Die Auflösung
an dieser Stelle wäre nicht mehr auf 1LSB genau; die Auflösung würde sich verschlechtern.
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2) Andererseits könnte beim gleichen Bitwechsel der analoge Wert
negativer werden und zu einem Monotoniefehler führen Wenn jetzt von vorneherein
entsprechend dem Erfindungsgedanken durch Überbemessung
von 2R+Xi1R
bzw. 2R+ 2R eine nichtmonotone Kennlinie des Wandlers vorgegeben wird, ist es möglich,
durch die Korrekturwiderstände R1 bis R6 den Wandler wieder in einen Bereich mit
monotoner Kennlinie zu bringen.
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Die Widerstände 2R+ #R1 und 2R #2R sind also so zu bemessen, daß
I1+I2+I3 DtI4 und I1+I2+I3+I4=tI5 ist. Durch diese Uberbemessung treten zunächst
Monotoniefehler auf. Dieser Fehler kann aber wieder durch vom Mikrokomputer A berechnete
und kontrollierte Vergrößerung von I4 bzw. I5 beseitigt werden, indem mindestens
einer von den vom Mikrokomputer A ausgewählten Widerständen R1 bis R6 parallel den
Widerständen 2r+#1R bzw. 2R+ #2R geschaltet wird.
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Der Abgleichvorgang des Digital-Analog-Wandlers nach der Erfindung
erfolgt nach folgendem Programm: 1) Durch das Startsignal wird #4 logisch = "1"
gesetzt, wodurch gemäß der Fig. 2 die Schaltungspunkte F1 bis F5 an B1 bis B5 gelegt
werden.
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2) Entsprechend dem Programm des Mikrokomputers A wird der Schalter
So an Ao gelegt; die Bits 1 bis 3 erhalten die logische "1", während die Bits 4
und 5 die logische "0" erhalten. Der Mikrokomputer A liefert über das Taktsignal
+ 3 die logische "1", was dem Zustand a der Fig. 2 entspricht.
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3) Die Abtast/Halte-Schaltung S/H erhält über das Taktsignal i3 die
logische "0". Die Bits 1 bis 3 und Bit 5 erhalten die logische "0". So wird auf
Bo gelegt. Bit 4 erhält die logische "1"; an dem einen Eingang des Komparators C
liegt b an.
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4) Der Komparator C vergleicht a mit b entsprechend der Bedingung
a77b und veranlaßt den Mikrokomputer, mindestens einen der Widerstände R1 bis R3
über dessen Steuerlogik durch die entsprechenden Schalter S6 bis S8 so lange einzuschalten,
bis die Bedingung ak b eingestellt ist.
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5) So wird an Ao gelegt. Die Bits 1 bis 4 erhalten die logische "1",
das Bit 5 die logische "0".
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Die Abtast/Halte-Schaltung erhält über +3 die logische "1", d. h.
den Befehl "Abtasten". Es ergibt- sich ein Zustand c gemäß der Fig. 2.
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6) Die Abtast/Halte-Schaltung S/H erhält über die logische "0", während
So an Bo gelegt wird.
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Die Bits 1 bis 4 werden entsprechend der logischen "0" geschaltet,
während das Bit 5 die logische "1" erhält. Es wird der Zustand d gemäß der Fig.
2 erhalten.
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7) Der Mikrokomputer A schaltet bei cd mindestens einen der Abgleichwiderstände
R4 bis R6 über entsprechende Steuerleitungen durch mindestens einen der betroffenen
Abgleichschalter S12 bis S14, bis die Bedingungen c # d erreicht ist.
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8) Der Abgleich wird beendet, indem die Schaltungspunkte S1 bis S5
mit den entsprechenden Eingängen El bis E5 gefunden werden.
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Der Digital-Analog-Wandler nach der Erfindung ist somit abgeglichen
und verarbeitet die eingegebenen Digitalworte.
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Es ist noch zu bemerken, daß die logische "1" der Schalter So bis
S5 bedeutet, daß die entsprechenden Ströme 11 bis I5 in die Ausgangsleitung 2 eingespeist
werden, während die logische "0" eine Einspeisung dieser Ströme I1 bis I5 in den
Massepunkt bedeutet. Ferner bedeutet # 3 = 1, daß die Abtast/Halte-Schaltung S/H
in den Zustand der Abtastung,und #3 = 0, daß sie in den Zustand des Haltens gebracht
wird, wie in der Fig. 2 bereits angedeutet ist. Zur Stromversorgung des R-2R-Netzwerks
7 ist die Spannungsquelle 5 gemäß der Fig. 1 vorgesehen.