DE69325610T2

DE69325610T2 - Analog-Digital-Wandler mit Grob- und Feinbereich

Info

Publication number: DE69325610T2
Application number: DE69325610T
Authority: DE
Inventors: Robert Joseph Topper
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1992-04-24
Filing date: 1993-04-23
Publication date: 2000-04-13
Anticipated expiration: 2013-04-24
Also published as: EP0567145A3; JPH0629847A; DE69325610D1; EP0567145B1; US5231398A; EP0567145A2

Description

HINTERGRUND DER ERFINDUNG

Gebiet der Erfindung

Diese Erfindung betrifft ein Verfahren und eine Vorrichtung zur nichtlinearen Quantisierung eines Signals unter Verwendung eines Analog-Digital-Wandlers (ADC) und insbesondere ein Verfahren und eine Vorrichtung, die eine Feinquantisierung in einem speziellen Teil des dynamischen Bereichs des Signals ermöglicht, ohne die Zahl der Bits, die durch den ADC erzeugt werden, und ohne somit seinen gesamten Bereich erhöhen zu müssen.

Beschreibung des relevanten Standes der Technik

Manchmal ist es wünschenswert, ein Signal in der Weise zu digitalisieren, daß es mehr Quantisierungspegel in einem Bereich der Signalwerte aufweist, als in einem anderen. Zum Beispiel in einer digitalen Videoverarbeitung sind die Effekte des Quantisierungsrauschens besser bei Schwarz als bei Weiß unterscheidbar. Während des Hinzufügens von mehr Bits zu dem ADC nimmt das Quantisierungsrauschen bei Schwarz ab, aber fügt auch mehr Bits und mehr Quantisierungsauflösung dem Signal bei Weiß hinzu, bei dem die Vorteile nicht so unterscheidbar oder wünschenswert sind. Das Hinzufügen von mehr Bits zu dem ADC verursacht zusätzliche Kosten und erhöht die Größe des ADC. Zum Beispiel bei Verwendung eines 8-Bit-Systems gibt es 256 für die Quantisierung verfügbare Werte bzw. Pegel. Unter Verwendung eines 10-Bit-Wandlers wäre eine feinere Quantisierung der Signale in einem Bereich der Werte rund um den schwarzen Pegel verfügbar, weil es dort 1.024 Werte bzw. Pegel gibt. Hochgeschwindigkeits-ADC jedoch, die in der Lage sind, bei diesen Pegeln zu arbeiten, könnten nicht verfügbar sein oder könnten durch extreme Kosten ausgeschlossen sein.
Die U.S.-Patentschrift Nr. 3,452,297 von Kelly et al. (hiernach Kelly genannt) lehrt ein nichtlineares Verschlüsselungsgerät zum Konvertieren eines Analogsignals in ein entsprechendes binäres Puls-Code-Signal. Die Quantisierungscharakteristik von Kelly ist durch Hauptquantisierungspegel definiert, wobei jedes Paar von Hauptquantisierungspegeln sieben Unterquantisierungspegel zwischen ihnen aufweist. Die Hauptpegel werden als erstes unter Verwendung eines ersten Satzes von logisch gesteuerten Stromgeneratoren erzeugt und einer Vielzahl von entsprechenden Impedanzen, um den Hauptpegel zu erhalten, welcher der nächstliegende ist, aber der geringer als das Eingangssignal ist. Nach Bestimmung des korrekten Hauptpegels wird auf ähnliche Weise der korrekte Unterpegel unter Verwendung einer zweiten Reihe von logisch gesteuerten Stromgeneratoren bestimmt, welche die Impedanz, die dem korrekten ersten Generator entspricht, verwenden, so daß die Unterpegel zu dem korrekten Hauptpegel hinzugefügt werden.
Die U.S.-Patentschrift Nr. 3,305,855 von Kaneko beschreibt einen kompandierenden Analog-Digital-Wandler, der z. B. Tonsignale mit Unterquantisierungsschritten für die Signale der kleineren Amplituden, verglichen mit den Quantisierungsschritten der Signale von großen Amplituden quantisiert. Die Quantisierungsschrittgröße für jeden Analogpegel wird von einem Polynom Nter-Ordnung bestimmt, wobei N die Zahl der Bits in dem digitalen Ausgangssignal ist. Die Vorrichtung von Kaneko ergibt eine nichtlineare Transfercharakteristik unter Verwendung eines ADC, der ein integrales Puls-Code-Modulation-Verschlüsselungsgerät bzw. Kodierer aufweist.
U. S. 5,053,771 offenbart einen anpaßbaren Doppelbereichs-Analog-Digital- Wandler, insbesondere anpaßbar für die Verwendung mit Filmabtastgeräten, die eine Einstellparameter-Eingangsanordnung zum Empfangen extern erzeugter Steuersignale für das Einstellen der digitalen Quantisierungsschrittgröße des Analog-Digital-Wandlers verwendet, um Quantisierungsfehler zu kompensieren. Der anpaßbare Doppelbereichs-Analog-Digital-Wandler beinhaltet weiterhin eine Auswahlvorrichtung für den Eingangssignalbereich zur Auswahl eines Segmentes des Eingangsanalogsignals, das in eine digitale Form unter Verwendung einer Feinauflösungs-Quantisierung zu konvertieren ist.

Zusammenfassung der Erfindung

Gemäß der vorliegenden Erfindung wird ein Gerät für eine nichtlineare Quantisierung analoger elektrischer Signale offenbart, das die Merkmale des Anspruchs 1 umfaßt.
Dieses zusammen mit anderen Zielen und Vorteilen, die nachfolgend verständlich werden, finden sich in den Details der Konstruktion und des Betriebs, wie sie hiernach vollständiger mit Bezug auf die anliegenden Zeichnungen, die einen Teil davon bilden, beschrieben und beansprucht werden.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist ein Blockdiagramm einer nichtlinearen Quantisierungsschaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
Fig. 2 ist ein Blockdiagramm eines Referenzspannungsgenerators, der geeignet ist, in der Schaltung, die in Fig. 1 gezeigt wird, verwendet zu werden;
Fig. 3 ist ein Blockdiagramm einer Auswahlschaltung, die geeignet ist, in der Schaltung, die in Fig. 1 gezeigt wird, verwendet zu werden;
Fig. 4 ist ein Graph, der die Quantisierung darstellt, die unter Verwendung der Schaltung der Fig. 1-3 erreicht werden kann;
Fig. 5 ist ein Blockdiagramm einer alternativen Ausführungsform der nichtlinearen Quantisierungsschaltung gemäß der vorliegenden Erfindung;
Fig. 6 ist ein Graph, der die Quantisierung darstellt, die unter Verwendung der Schaltung der Fig. 5 erreicht werden kann.
Fig. 7 ist ein Blockdiagramm einer nichtlinearen Quantisierungsschaltung gemäß einer dritten Ausführungsform der vorliegenden Erfindung;
Fig. 8 ist ein Blockdiagramm einer Kombinierungsschaltung, die für ein Verwenden in der Schaltung der Fig. 7 geeignet ist; und
Fig. 9 ist ein Graph, der die Quantisierung darstellt, die unter Verwendung der Schaltung der Fig. 7 und 8 erreicht werden kann.

Beschreibung der beispielhaften Ausführungsformen

Die vorliegende Erfindung kombiniert mindestens zwei ADC's niedriger Auflösung und verwendet mindestens einen der Wandler, um zunehmende Quantisierungspegel für einen gewünschten Unterbereich eines Signals zu bilden, z. B. bei den Signalpegeln, die dunklere Abschnitte eines Signals, das ein Videobild dar stellt, repräsentieren. Jeder ADC ist mit einer Referenzspannung ausgestattet. Die Referenzspannung, die für einen primären ADC vorgesehen ist, stellt den Quantisierungsspitzenpegel des Systems dar. Zum Beispiel repräsentiert in einem 8-Bit-System die Referenzspannung, die an den primären ADC gelegt wird, den Analogwert, der den Digitalwert 255 erzeugt. Ein sekundärer ADC hat eine Referenzspannung, die an ihn angelegt wird, die einen Spitzenquantisierungspegel darstellt, der z. B. dem Analogsignal entspricht, das einen Digitalwert von 63 erzeugt, wenn es durch den primären ADC quantisiert würde. Deshalb weist der primäre Wandler eine Auflösung von 8 Bits von 0 bis 255 auf, während der sekundäre Wandler eine Auflösung von 8 Bits für analoge Werte aufweist, die in dem Bereich von 0 bis 63 durch den primären ADC digitalisiert werden, wodurch eine erhöhte Quantisierungsauflösung für analoge Signale in diesem Bereich, der unten diskutiert wird, gegeben ist.
Fig. 1 ist ein Blockdiagramm einer Schaltung gemäß der vorliegenden Erfindung. In Fig. 1 arbeitet der primäre ADC 10, wie ein konventioneller Wandler mit seinem Ausgangssignal, das den gesamten dynamischen Bereich des Eingangssignals darstellt. Seine Referenzspannungen sind V0, z. B. das Erdpotential 37 und VFF, die der minimalen und maximalen Analogspannung entspricht, die an dem ADC 10 angeschlossen werden. Diese Spannungen erzeugen digitale Ausgangswerte von 0 bzw. 255 (FFH).
Der ADC 20 ist ein sekundärer Konverter. Der ADC 20 erzeugt einen maximalen digitalen Wert (z. B. 255) bei einer analogen Spannung, die geringer ist als die, welche den gleichen Ausgangswert von dem ADC 10 erzeugt. Der ADC 20 erzeugt auch ein Überschreitungs- bzw. Unterschreitungssignal (nicht als ein separates Signal gezeigt), das in einem logisch-niedrig Zustand für analoge Signalpegel innerhalb seines Bereichs ist, und in einem logisch-hoch Zustand für analoge Signalpegel außerhalb seines Bereichs ist. Wenn es z. B. erwünscht ist, die Quantisierungspegel durch einen Faktor von 4 in dem Bereich der analogen Eingangswerte zu erhöhen, für die der ADC 10 digitale Werte erzeugt, die von 0 bis 63 (3FH) reichen, dann ist die maximale Referenz für den ADC 20, VREF, die analoge Spannung, die zum Erzeugen eines digitalen Wertes von 63 von dem ADC 10 erforderlich ist. Somit definiert der ADC 20 256 Pegel für einen Bereich von analogen Werten, die den ersten 64 Pegeln, die durch den ADC 10 definiert sind, entsprechen. Dies ist gleichwertig mit einer Erhöhung um einen Faktor von 4 in der Quantisierungsauflösung des digitalen Signals im unteren Viertel des Bereichs der Werte, die durch das Signal eingenommen werden können.
Eine traditionelle Schwierigkeit, die in der Auswahl unter den Werten, die durch mehrere ADC erzeugt werden, liegt, ist es, in der Lage zu sein, diese einander zum Nachführen zu bringen. Die Schaltung der Fig. 1 löst dieses Problem unter Verwendung der digitalen Rückkopplung, die durch den ADC 10, den Referenzspannungsgenerator 30 und den Schalter S gebildet wird, um kontinuierlich den Referenzspannungsgenerator 30 zu kalibrieren. Wenn der Schalter 5 in der Position A ist, wird das analoge Eingangssignal direkt zum ADC 10 geleitet. Wenn der Schalter 5 jedoch in der Position B ist, prüft der ADC 10 die Referenzspannung, die durch den Referenzspannungsgenerator 30 bereitgestellt wird. Während der Austastungsintervalle oder wenn der digitale Wert, der durch den ADC 20 bereitgestellt wird, geringer als oder gleich zu seinem maximalen Wert ist und kein Überschreiten angezeigt ist, wird der Schalter 5 in die Position B in Reaktion auf das Ausgangssignal SW des ODER-Gatters 4 bewegt. In dieser Position wird die maximale Referenz des ADC 20 durch den Analog-Digital- Wandler 10 digitalisiert und an den Referenzspannungsgenerator 30 gelegt, der, wie unten beschrieben, durch das Signal SW eingeschaltet wird, um den Pegel der Referenzspannung VREF einzustellen.
Ein Decoder 21, der mit dem Ausgangs-Gate des ADC 20 gekoppelt ist, erzeugt ein logisch-hoch Ausgangssignal, wenn der Wert, der durch den ADC 20 be reitgestellt wird, geringer oder gleich zu 255 ist, und es keine Überschreitung gibt. Wenn dieses Signal logisch-hoch ist, wird das Ausgangssignal des Systems, das in Fig. 1 gezeigt wird, durch den ADC 20 bereitgestellt, und der ADC 10 wird nicht verwendet. Das Signal, das durch den Decoder 21 bereitgestellt wird, wird an das ODER-Gatter 4 angelegt, das auch ein Signal empfängt, das in einem logisch-hoch Zustand während der Video-Austastungsintervalle ist.
Wann immer das Ausgangssignal des ODER-Gatters 4 logisch-hoch ist, wird das Ausgangssignal des Analog-Digital-Wandlers 10 mit dem digitalen Wort verglichen, das der oberen Grenze des ADC 20 entspricht, z. B. 64 (40H), das durch eine Quelle 31 bereitgestellt wird. Wenn die Referenzspannung zu niedrig ist, erhöht der Referenzspannungs-VREF-Generator 30 den Pegel seiner Ausgangsspannung. Wenn die Referenzspannung zu hoch ist, vermindert der Referenzspannungsgenerator 30 seine Ausgangsspannung. Auf diese Weise hat der ADC 20 immer die korrekte Referenzspannung, selbst wenn VFF unterschiedlich ist.
Der Referenzspannungsgenerator 30 kann auf unterschiedliche Weisen realisiert werden, eine von diesen ist in Fig. 2 gezeigt. In Fig. 2 werden der digitale Wert, der durch den ADC 10 und der digitale Wert von der Quelle 31, der dem oberen Referenzwert der ADC 20 entspricht, in einem digitalen Komparator 32 verglichen. Der Komparator 32 erzeugt ein Ausgangsfehlersignal, das in einem ersten Zustand (z. B. logisch-hoch) ist, wenn der Wert, der durch den ADC 10 bereitgestellt wird, größer oder gleich zu dem Referenzwert und sonst in einem zweiten Zustand (z. B. logisch-niedrig) ist.
Das Ausgangssignal des Komparators ist direkt mit einer gesteuerten Stromsenke 35 und indirekt über einen Inverter 38 mit einer gesteuerten Stromquelle 34 gekoppelt. Der Ausgangsanschluß der Stromquelle 34 und der Eingangsanschluß der Stromsenke 35 sind über ein analoges Gatter 33 mit einer integrierten Schaltung, die aus einem Widerstand 39 und einem Kondensator 41 gebildet ist, gekoppelt. In der beispielhaften Ausführungsform der Erfindung wird das analoge Gatter 33 aus einem Paar von quergekoppelten Dreizustandsgattern gebildet. Das Gatter 33 wird durch ein Signal SW, das durch das ODER-Gatter 4 erzeugt wird, eingeschaltet. Wenn dieses Signal in einem logisch-hoch Zustand ist, und das Ausgangssignal des Komparators 32 in dem ersten Zustand ist, wird die Stromquelle 34 eingeschaltet und stellt einen Strom durch den Widerstand 39 bereit, um den Kondensator 41 zu laden, was das Potential über dem Kondensator erhöht. Das Potential über dem Kondensator 41 definiert die Referenzspannung VREF. Wenn das Gatter 33 eingeschaltet ist, und das Ausgangssignal des Komparators in dem zweiten Zustand ist, ist die Stromquelle 34 abgeschaltet und die Stromsenke 35 ist eingeschaltet. In dieser Konfiguration wird Ladung von dem Kondensator 41 über den Widerstand 39 abgeleitet und das Potential über dem Kondensator 41 wird vermindert.
Wenn somit der digitale Wert, der durch den ADC 10 bereitgestellt wird, größer oder gleich zu dem Referenzwert, der durch die Quelle 31 bereitgestellt wird, ist, wird die Ausgangsreferenzspannung vermindert. Auf ähnliche Weise wird, wenn der digitale Wert, der durch den ADC 10 bereitgestellt wird, kleiner als der Referenzwert ist, die Referenzspannung erhöht.
Wie in Fig. 1 gezeigt, werden zwei 8-Bit-Ströme, einer von jeder der zwei ADC's 10 und 20, an die Auswahlschaltung 40 gelegt. Die Auswahlschaltung 40 umfaßt z. B. einen ROM-Decoder 70, der zwei Ausgangssignale aufweist, die mit jeweils 10-Bit-Verzögerungsgliedern 80 und 90, wie in Fig. 3 gezeigt, gekoppelt sind. Aufgrund der Werte, die von dem ADC 10 empfangen werden, wählt der ROM-Decoder 70 einen der ADC's 10 und 20, um Ausgangswerte zu dem digitalen Ausgangsbus durch Auswahl von einem der Verzögerungsglieder 80 bzw. 90 bereitzustellen. Der acht Bit-Wert, der durch den ADC 10 bereitge stellt wird, ist mit den acht wichtigsten Bit (MSB = most significant bits)- Positionen des Verzögerungsgliedes 80 verbunden, während die zwei unwichtigsten Bit (LSB = least significants bits)-Positionen auf Erdpotential gezogen werden. Die acht Bit-Werte, die durch den ADC 20 bereitgestellt werden, sind mit den acht LSB-Positionen des selbsthaltenden Schalters (Latch) 90 verbunden, während die zwei MSB-Positionen auf das Erdpotential gezogen werden. Die beispielhaften Latches 80 und 90 sind mit dem Ausgangsbus über eine Dreizustands-Schnittstelle verbunden. Wenn ein Latch nicht ausgewählt wird, zeigen alle seine Ausgangsanschlüsse eine hohe Impedanz gegenüber dem Ausgangsbus.
Wenn in diesem Beispiel das Signal von dem ADC 10 in dem Bereich von 0-63 ist, was anzeigt, daß das analoge Eingangssignal innerhalb des unteren Bereichs von 25% des gesamten Bereichs ist, wählt der ROM 70 das Ausgangssignal des ADC 20 aus, um es auf den digitalen Ausgangsbus zu schalten. Diese Auswahl stellt sicher, daß die kleineren Quantisierungsschritte, die durch den ADC 20 bereitgestellt werden, für die analogen Werte, die in diesem Bereich digitalisiert werden, verwendet werden. In gleicher Weise koppelt der ROM 70 die Werte, die durch den ADC 10 bereitgestellt werden, an den Bus, wenn das Ausgangssignal von dem ADC 10 in dem Bereich von 64-255 ist. Dieses erzeugt größere Quantisierungsschritte für analoge Werte in diesem Bereich. Der 8-Bit-Strom, der durch den ADC 20 bereitgestellt wird, wird um zwei auf weniger signifikante Bit-Positionen mit Bezug auf die Werte, die durch den ADC 10 (geteilt durch 4) bereitgestellt werden, verschoben, um die 10-Bit-Ausgangswerte der Kombinationsschaltung 40 zu erzeugen. Somit vergrößert der selbsthaltende Schalter 80 effektiv das Signal, das von dem ADC 10 bereitgestellt wird, um einen Faktor von Vier relativ zu dem Signal, das durch den ADC 20 über das Latch/Glied 90 bereitgestellt wird. Die zwei Bits niedriger Ordnung der Werte, die durch das Latch 80 bereitgestellt werden, sind immer logisch-niedrig. In dem ADC 20 sind es diese beiden Bits, die die feineren Quantisierungsschritte implementieren.
Fig. 4 ist ein Graph, der darstellt, wie analoge Werte durch die Schaltung der Fig. 1-3 quantisiert werden. Wie in Fig. 4 zu sehen ist, wird aufgrund des ADC 20 die Auflösung in dem unteren Pegel nahe der Werte, die Schwarz repräsentieren, erhöht, wo die erhöhte Auflösung gewünscht ist. Wenn das Eingangssignal über den maximalen Referenzwert des ADC 20 steigt, vermindert sich die Auflösung, wenn die Schaltung unter Verwendung des ADC 10 arbeitet.
Fig. 5 zeigt eine alternative Ausführungsform, die Situationen verwendet, wo eine höhere Quantisierungsauflösung in der Mitte des Signalbereichs erwünscht wird. In Fig. 5 steuert ein Drei-Positions-Schalter 105 die Auswahl des analogen Signals, das an den primären ADC 110 gelegt wird. Dieses Signal kann entweder ein analoges Eingangssignal oder eines von zwei Referenzspannungssignalen sein, die von dem sekundären ADC 120 verwendet werden. Der primäre ADC 110 kann mit dem primären ADC 10 der Fig. 1 identisch sein. Der beispielhafte Referenzspannungsgenerator 130 schließt zwei Referenzspannungsgeneratoren ein, wobei jeder von ihnen identisch mit dem einen, der in Fig. 2 gezeigt wird, sein kann.
Der Hauptunterschied zwischen den Schaltungen, die in den Fig. 1 und 5 gezeigt werden, ist der, daß in der Schaltung der Fig. 1 der V-Anschluß des sekundären ADC 20 mit einer Quelle eines niedrigen Referenzpotentials (z. B. Erde) verbunden ist, während in der Schaltung der Fig. 5 der V-Anschluß des ADC 120 die niedrigere von zwei Referenzspannungen, die durch den Referenzspannungsgenerator 130 erzeugt werden, bereitstellt. V+ des ADC 120 empfängt die höhere der beiden Referenzspannungen. Der digitale Wert, der durch den ADC 110 erzeugt wird, wird mit zwei digitalen Referenzwerten verglichen, die durch die Quellen 131 und 132 bereitgestellt werden, die die zwei Referenz spannungen repräsentieren. Der ADC 120 ist in Betrieb, wenn die Eingangsspannung innerhalb eines durch die zwei Referenzspannungen definierten Bereichs liegt, und der ADC 110 ist außerhalb dieses Bereichs betriebsbereit. Die Quantisierung, die durch diese Schaltungsanordnung erzeugt wird, wird in Fig. 6 gezeigt. Wie in dieser Figur zu sehen, ist der Bereich der höheren Auflösung in dieser beispielhaften Ausführungsform der Erfindung zentral in der Mitte des Signalbereichs angeordnet.
In dieser beispielhaften Ausführungsform der Erfindung werden die Referenzspannungen V+ und V-für den ADC 120 während der alternierenden Austastungsintervalle kalibriert, immer wenn der ADC 120 ein digitales Ausgangssignal bereitstellt, das zwischen den Maximum- und den Minimumwerten liegt, wie sie durch den Decoder 121 decodiert werden. Der Decoder stellt ein logisch-hoch-Ausgangssignal an dem Schaltersteuergerät 104 bereit, das auch ein Signal, AUSTASTUNG (Blanking) empfängt, das in einem logisch-hoch-Zustand der vertikalen und horizontalen Austastungsintervalle liegt.
Während des aktiven Videointervalls bewegt das Steuergerät 104 den Schalter 105 von der Position A zu der Position B oder C, wann immer das Ausgangssignal des ADC 120 innerhalb seines Bereiches arbeitet. In der beispielhaften Ausführungsform der Erfindung konditioniert das Steuergerät 104 den Schalter 105, sich zu der Position B oder C zu bewegen, wenn das Ausgangssignal des ADC 120 innerhalb seines Bereichs ist und das Überschreitungs- bzw. Unterschreitungssignal logisch-niedrig ist, was die entsprechende niedrige oder hohe Referenzspannung an den Eingangsanschluß des ADC 110 legt. Das Ausgangssignal SW des Schaltersteuergeräts 104 wird auch an den Referenzspannungsgenerator 130 angeschlossen, um einem Kondensator (nicht gezeigt), der die obere oder untere Referenzspannung jeweils bestimmt, zu ermöglichen, entweder geladen oder entladen zu werden, wie es oben mit Referenz zu Fig. 2 gezeigt wurde. Es wird in Erwägung gezogen; daß, wenn der Schalter 105 nicht in der Po sition A ist, er zwischen alternativen Positionen B und C während einer festgelegten Rate oder während alternierender Intervalle sein kann, wenn der ADC 110 nicht zum Digitalisieren von Eingangssignalen verwendet wird.
Während der Austastungsintervalle kann das Schaltersteuergerät 104 z. B. alternativ den Schalter 105 in die B- und C- Positionen bewegen, um die entsprechenden Abschnitte des Referenzsignalgenerators während der alternierenden Austastintervalle einzuschalten. Alternativ kann das Steuergerät 104 den Schalter 105 in jede der Positionen B und C bewegen und den Referenzsignalgenerator einschalten, um die jeweiligen Referenzspannungen während eines jeweiligen Abschnitts von jedem Austastintervall zu modifizieren.
Die digitalen Ausgangssignale der ADC's 110 und 120 werden als Signal V1- DEO AUS durch die Auswahlschaltung 140 angelegt. Diese Schaltung ist ähnlich zu derjenigen, die in Fig. 3 gezeigt wird, außer daß der ROM-Decoder 70 programmiert ist, um einen selbsthaltenden Schalter (Latch) 80 für digitale Werte zwischen 0 und 63 (3FH) und zwischen 128 (80H) und 255 (FFH) einzuschalten, aber für die digitalen Werte zwischen 64 (40H) und 127 (7FH) den Schalter 90 einzuschalten. Die Schaltung, die in Fig. 3 gezeigt ist, wird auch durch Anlegen eines logisch-hoch Wertes an den Eingangsanschluß D8 des Verzögerungsglieds 90 modifiziert, während ein logisch-niedrig Wert an den Eingangsanschluß D9 angelegt wird.
Die Schaltung der Fig. 7 ermöglicht ein graduelles Ansteigen in der Quantisierungsauflösung. Durch eine Auswahl unter einer Mehrzahl von Wandlern können auswählbare Bereiche einer vergrößerten Auflösung bereitgestellt werden, z. B. eine hohe Auflösung (z. B. 10-Bits) für Signalpegel nahe Schwarz, eine Mittelpegelauflösung (z. B. 9-Bits) für Pegel zwischen Schwarz und Weiß, und eine niedrige Auflösung (z. B. 8-Bits) für Signalpegel nahe oder bei Weiß. Der ADC 210 mit niedriger Auflösung und der ADC 220 mit hoher Auflösung ar beiten im wesentlichen auf die gleiche Weise wie der primäre ADC 10 und der sekundäre ADC 20 in Fig. 1. Jedoch beinhaltet die Schaltung der Fig. 7 eine Mittenpegelauflösung des ADC 225, der in diesem Beispiel verwendet wird, um analoge Signalpegel, die in einem Bereich von 64 bis 191 (40H - BFH) digitalisiert werden, durch den ADC 225 zu konvertieren, um eine 9-Bit-Quantisierungsauflösung für diese Signalpegel zu erreichen. Der Schalter 205 bestimmt, welches der drei Eingangssignale an die niedrige Auflösung des ADC 210 (ein analoges Eingangssignal oder Referenzspannung für die Messung) angelegt wird.
Der Referenzgenerator 230 erzeugt drei Referenzspannungen. Der Multiplexer 235, der auf das Signal SW reagiert, der durch das Schaltersteuergerät 204 bereitgestellt wird, wählt die geeigneten digitalen Referenzwerte, die an den Referenzsignalgenerator 230 anzulegen sind, aus. In dieser Ausführungsform der Erfindung beinhaltet der Referenzsignalgenerator einen einfachen Komparator, der parallel zu drei Integratorschaltungen gekoppelt ist. Jede Integratorschaltung wird einzeln durch ein entsprechendes analoges Gatter, das durch das SW-Signal ausgewählt wird, eingeschaltet.
Die Ausgangssignale der ADC's werden unter Verwendung der Kombinationsschaltung 240 kombiniert, die im Detail in Fig. 8 gezeigt wird. Das Signal von dem ADC 210 wird an das Verzögerungsglied 280 und an den ROM-Decoder 270 angelegt. Die Verzögerungsglieder 280, 295 und 290 umfassen Mittel, um die Ausgangssignale der unterschiedlichen ADC's auf den digitalen Ausgangsbus zu legen. Der ROM-Decoder 270 aktiviert auswahlweise einen der drei Verzögerungsglieder 280, 295 oder 290 aufgrund der Wahrheitstafel, die in Tabelle 1 gezeigt wird. TABELLE 1
Wenn somit das Signal des ADC 210 zwischen 0-63 liegt, zeigt dies an, daß das analoge Eingangssignal in den unteren 25% des gesamten Bereichs liegt, was in diesem Beispiel der Bereich ist, bei dem die feinste Quantisierung erwünscht ist. In Übereinstimmung mit der Wahrheitstabelle der Fig. 9 wird das Ausgangssignal von dem ADC 220 gewählt, das die feinsten Quantisierungsschritte bereitstellt. Wenn in ähnlicher Weise das Ausgangssignal von dem ADC 210 zwischen 64 und 191 liegt, ist das analoge Eingangssignal in der Mitte von 50% des gesamten Bereichs und in Übereinstimmung mit der Wahrheitstabelle in Fig. 9 wird das Ausgangssignal von der mittleren Pegelauflösung ADC 225 ausgewählt und an den digitalen Ausgangsbus gelegt, was ein Mittelbereichssignal, das eine gröbere Quantisierung aufweist, ergibt. Für die Signale von ADC 210, die 191 überschreiten, wird das Ausgangssignal der niedrigen Auflösung des ADC 210 direkt auf den Bus geschaltet.
Das Ausgangssignal des ADC 210 wird zu höher signifikanten Bit-Positionen durch 2 Bits (multipliziert mit 4) über den selbsthaltenden Schalter 280 der Fig. 8 verschoben. Das Ausgangssignal des ADC 225 wird zu höher signifikanten Bit-Positionen durch 1 Bit (multipliziert mit 2) über die Verbindungen des Addierers 282 verschoben, der einen festen Offsetwert von 256 (100H) zu jeder Abtastung, die durch den ADC erzeugt wird, addiert. Das Ausgangssignal des ADC 220 wird ohne Verschiebung verwendet, und die zwei wichtigsten Bits des 10-Bit-Wertes, die durch den selbsthaltenden Schalter 290 bereitgestellt werden, werden jedoch auf Null (logisch-niedrig) gesetzt. Die Ausgangsquantisierung für die Schaltung der Fig. 7 und 8 wird in Fig. 10 gezeigt. Es ist zu sehen, daß die Auflösung abnimmt, wenn der Signalwert von Pegeln, die Schwarz repräsentieren, ansteigt gegenüber denen, die Weiß repräsentieren.

Claims

1. Vorrichtung zur nichtlinearen Quantisierung analoger elektrischer Signale, umfassend:

a) ein erstes Analog-Digital-Umwandlungsmittel (110, 210) zum Erzeugen erster digitaler Signale, die eine Vielzahl von Bitpositionen aufweisen, welche die analogen elektrischen Signale für einen vorbestimmten Bereich von analogen Signalpegeln darstellen;

b) ein zweites Analog-Digital-Umwandlungsmittel (120, 220) zum Erzeugen zweiter digitaler Signale, welche die analogen elektrischen Signale darstellen, wobei das zweite Analog-Digital-Umwandlungsmittel (120, 220) einen ersten Eingangsanschluß zum Anlegen eines ersten Referenzsignals aufweist, welches einen Bereich der analogen Werte, die durch die zweiten digitalen Signale dargestellt werden, definiert, wobei der Bereich der zweiten digitalen Signale mehr als einer Bitposition der ersten digitalen Signale entspricht;

c) Auswahlmittel (140, 240), die mit den ersten (110, 210) und den zweiten (120, 220) Analog-Digital-Umwandlungsmitteln gekoppelt sind, um die zweiten digitalen Signale an einem Ausgangsport zu liefern, wenn die ersten digitalen Signale analoge Signalpegel in dem vorbestimmten Unterbereich darstellen, und um die ersten digitalen Signale auf andere Weise zu liefern; und

d) Kalibrierungsmittel (130, 230), die mit den ersten Analog-Digital- Umwandlungsmitteln (110, 210) zum Steuern des Referenzsignals gekoppelt sind, daß sie sich auf einem Pegel befinden, der einen vorbestimmten Unterbereich des vorbestimmten Bereichs der analogen Signalpegel darstellt;

dadurch gekennzeichnet, daß

das Kalibrierungsmittel (130, 230) umfaßt:

d1) ein Referenzsignal-Erzeugungsmittel (34-38) zum Erzeugen des ersten Referenzsignals und zum Ändern des ersten Referenzsignals in der Amplitude in Reaktion auf ein Fehlersignal, um das Fehlersignal zu minimieren;

d2) Mitte (32), die mit dem ersten Analog-Umwandlungsmittel (110, 210) gekoppelt sind, um das erste digitale Signal mit einem vorbestimmten Referenzdigitalwert zu vergleichen, der das erste Referenzsignal repräsentiert, um das Fehlersignal zu erzeugen, wenn das erste digitale Signal unterschiedlich von dem Referenzdigitalwert ist;

d3) Schaltmittel (33), die auf ein Einschaltsteuersignal (SW) reagieren, um das erste Referenzsignal an das erste Analog-Digital-Umwandlungsmittel (110, 210) als ein analoges Eingangssignal zu legen;

d4) Steuermittel (104, 204) zum Erzeugen des Einschaltsteuersignals (SW) zu Zeitpunkten, die durch das analoge elektrische Signal bestimmt sind; und daß

d5) das zweite Analog-Digital-Umwandlungsmittel (120, 220) einen zweiten Eingangsanschluß aufweist, um ein zweites Referenzsignal anzulegen, welches den Bereich der Analogwerte, die durch das zweite digitale Signal dargestellt werden, definiert.

2. Vorrichtung nach Anspruch 1, wobei das Auswahlmittel (140; 240) umfaßt:

ein digitales Signalskalierungsmittel (80, 90; 280, 285, 290) zum Skalieren eines der ersten und zweiten digitalen Signale, um einen Bereich analoger Werte, konsistent mit dem Bereich von analogen Werten, die durch andere der ersten und zweiten digitalen Signale dargestellt werden;

einen Ausgangsport;

Schaltmittel (80, 90; 280, 285, 290), die auf ein Steuersignal (OE1/, OE2/, OE3/) reagieren, um selektiv eines der ersten und zweiten digitalen Signale mit dem Ausgangsport zu koppeln; und

ein Decodiermittel (70; 270) zum Erzeugen des Steuersignals in Reaktion auf das erste digitale Signal.

3. Vorrichtung nach Anspruch 1 oder 2, weiterhin umfassend:

ein drittes Analog-Digital-Umwandlungsmittel (225) zum Erzeugen dritter digitaler Signale, welche die analogen digitalen Signale darstellen, wobei das dritte Analog- Digital-Umwandlungsmittel (225) einen Eingangsanschluß aufweist, um ein weiteres Referenzsignal anzuschließen, welches einen Bereich der analogen Werte definiert, die durch die dritten digitalen Signale dargestellt werden;

wobei das Kalibrierungsmittel (230) weiterhin Mittel (221, 204, 230) einschließt, um kontinuierlich das weitere Referenzsignal anzupassen, um auf einem Pegel zu sein, der einen weiteren Unterbereich des vorbestimmten Bereiches der analogen Signalpegel darstellt, der von dem vorbestimmten Unterbereich unterschiedlich ist; und

wobei das Auswahlmittel (240) die dritten digitalen Signale bereitstellt, wenn die ersten digitalen Signale analoge Signalpegel in dem weiteren vorbestimmten Unterbereich darstellen.

4. Vorrichtung nach Anspruch 3, wobei das Auswahlmittel (240) umfaßt:

ein digitales Signalskalierungsmittel (280, 285, 290) zum Skalieren von zwei der ersten, zweiten und dritten digitalen Signale, um einen Bereich analoger Werte darzustellen, die mit dem Bereich der analogen Werte konsistent sind, die durch andere von den ersten, zweiten und dritten digitalen Signale dargestellt werden;

einen Ausgangsport;

Schaltungsmittel (280, 285, 290), die auf ein Steuersignal (OE1/, OE2/, OE3/) reagieren, um selektiv eines der ersten, zweiten und dritten digitalen Signale mit dem Ausgangsport zu koppeln; und

Decodiermittel (270) zum Erzeugen des Steuersignals, das auf das erste digitale Signal reagiert.

5. Vorrichtung nach einem der Ansprüche 1 bis 4, weiterhin umfassend:

mehrere Analog-Digital-Umwandlungsmittel (210, 220, 225), wobei jedes der Analog-Digital-Umwandlungsmittel ein jeweiliges digitales Ausgangssignal bereitstellt und eine jeweilige vorbestimmte Zahl von Auflösungs-Bits über einen jeweiligen bestimmten Bereich digitaler Ausgangswerte aufweist, um analoge Signale in digitale Signale umzuwandeln, wobei der vorbestimmte Bereich mindestens dem ersten der Mehrzahl von Analog-Digital-Umwandlungsmitteln entspricht, die mindestens zwei Auflösung-Bits eines zweiten der Mehr von Analog-Digital- Umwandlungsmitteln darstellt;

wobei das Referenzsignal-Erzeugungsmittel (230) zum Bereitstellen eines jeweiligen Referenzsignals zu dem ersten Analog-Digital-Umwandlungsmittel und zum kontinuierlichen Anpassen des Referenzsignals vorgesehen ist, um sicherzustellen, daß die digitalen Werte, die durch das erste Analog-Digital-Umwandlungsmittel in Reaktion auf ein Analogsignal erzeugt werden, konsistent sind mit den digitalen Werten, die durch das zweite Analog-Digital-Umwandlungsmittel erzeugt sind; und

das Auswahlmittel (240) für eine selektive Leitung des digitalen Ausgangssignals von einem der Mehrzahl von Analog-zu-Digital-Umwandlungsmitteln zu dem digitalen Ausgangsport vorgesehen ist, wobei die Vorrichtung selektiv quantisierte Signale von unterschiedlichem Auflösung-Grad bereitstellt und die Auflösung durch das der digitalen Ausgangssignale, das zu dem digitalen Ausgangsport geführt wird, definiert wird.