DE3544153C2 - - Google Patents

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zum Abfragen von Tasten einer Tastatur gemäß dem Oberbegriff des Patentanspruchs 1.

Es ist bereits allgemein bekannt, Tasten einer Tastatur unter Verwendung von matrixartig angeordneten Zeilen- und Spaltenleitungen abzufragen. Die Tasten sind an den Kreuzungspunkten der Zeilen- und Spaltenleitungen angeordnet. Üblicherweise ist mit ihnen eine Diode in Serie geschaltet. Die Spaltenleitungen sind beispielsweise mit einer Decodierstufe verbunden, die, gesteuert durch einen Zähler zeitlich nacheinander an die einzelnen Spaltenleitungen eine vorgegebene Spannung anlegt. Die Zeilenleitungen sind mit einer Auswertestufe, üblicherweise einem Multiplexer verbunden, der immer dann, wenn an einer der Spaltenleitungen zeitlich nacheinander abfragt. Wenn eine Taste der Tastatur geschlossen ist, stimmt die Spannung der jeweils ausgewählten Zeilenleitung mit der vorgegebenen Spannung der entsprechenden Spaltenleitung überein und am Ausgang der Auswertestufe wird ein entsprechendes Signal abgegeben. Wenn dagegen die Taste geöffnet ist, weist die entsprechende Zeilenleitung einen anderen Spannungswert auf. Eine derartige Schaltungsanordnung ist beispielsweise der DE 25 42 864 C2 zu entnehmen.

Es wäre denkbar, für die Decodierstufe handelsübliche Decodierer zu verwenden, die als integrierte Schaltkreise ausgebildet sind und bei denen auch Arbeitswiderstände der Ausgangstransistoren in dem integrierten Schaltkreis vorgesehen sind. Derartige integrierte Schaltkreise weisen jedoch üblicherweise als vorgegebene Spannungen an den Ausgängen verhältnismäßig niedere Spannungen auf, die der Betriebsspannung des integrierten Schaltkreises entsprechen.

Zur Erhöhung der Störsicherheit ist es jedoch wünschenswert, die Ausgänge des Decodierers sehr niederohmig zu machen und an den Ausgängen eine verhältnismäßig hohe Spannung zu verwenden, die größer ist als die Betriebsspannung des integrierten Schaltkreises. Derartige integrierte Schaltkreise mit externen Arbeitswiderständen sind jedoch im Handel nur schwer erhältlich.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Schaltungsanordnung zum Abfragen von Tasten einer Tastatur anzugeben, die einen geringen Aufwand erfordert und die mit im Handel ohne weiteres erhältlichen integrierten Schaltkreisen aufgebaut werden kann.

Erfindungsgemäß wird die Aufgabe bei der Schaltungsanordnung der eingangs genannten Art durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst.

Die Schaltungsanordnung gemäß der Erfindung hat den Vorteil, daß sie durch die Verwendung eines an und für sich für das Ansteuern von optoelektronischen Anzeigeeinheiten vorgesehenen Treiberbausteins sehr einfach und kostengünstig aufgebaut werden kann.

Für eine übliche alphanumerische Tastatur reichen für die Decodierstufe zwei derartige Treiberbausteine aus, die beispielsweise eine (1 aus 10)-Decodierung durchführen. In diesem Fall sind die drei niederwertigen Eingänge der beiden Treiberbausteine unmittelbar miteinander verbunden und die höchstwertigen Eingänge der beiden Treiberbausteine sind über einen Inverter miteinander verbunden.

Ein Ausführungsbeispiel der Schaltungsanordnung gemäß der Erfindung wird im folgenden anhand der Zeichnung näher erläutert. Es zeigen

Fig. 1 ein Blockschaltbild der Schaltungsanordnung und

Fig. 2 ein Schaltbild einer Decodierstufe.

Bei der in Fig. 1 dargestellten Schaltungsanordnung ist jeweils eine Taste T in Serie mit einer Diode D zwischen einer Zeilenleitung Z und einer Spaltenleitung S angeordnet. Aus Gründen der einfacheren Darstellung sind in der Fig. 1 diese Serienschaltungen aus der Taste T und der Diode D nur gestrichelt dargestellt. Lediglich am Kreuzungspunkt zwischen der Spaltenleitung Sm und der Zeilenleitung Zo ist die Serienschaltung aus der Diode D und der Taste T im einzelnen entsprechend einer Vergrößerung dargestellt. Die Spaltenleitungen S sind mit einer Decodierstufe DS verbunden, deren Eingänge an den höherwertigen Ausgängen eines durch einen Taktgeber TG fortgeschalteten Zählers ZA angeschlossen sind. Die niederwertigen Ausgänge des Zählers ZA liegen an den Eingängen einer Auswertestufe A an, die beispielsweise als Multiplexer ausgebildet ist und die ein Auswertesignal AS abgibt, das angibt, ob eine durch von dem Zähler ZA abgegebene Zählersignale ZS adressierte Taste T geschlossen oder geöffnet ist.

Wenn der Zähler ZA den Zählerstand 0 aufweist, haben alle Zählersignale ZS den Binärwert 0 und die Spaltenleitung S 0 hat ebenfalls den Binärwert 0, da ein entsprechender Ausgangstransistor in der Decodierstufe DS leitend gesteuert ist. Die den übrigen Spaltenleitungen S 1 bis Sn zugeordneten Ausgangstransistoren sind gesperrt, so daß an diesen Spaltenleitungen S 1 bis Sn über jeweils einen Widerstand R die Betriebsspannung U anliegt. Durch die Auswertestufe A wird die Zeilenleitung Z 0 ausgewählt und wenn die Taste T am Kreuzungspunkt zwischen der Spaltenleitung S 0 und der Zeilenleitung S 0 geschlossen ist, weist die Zeilenleitung S 0 ebenfalls den Binärwert 0 auf, der durch die Auswahlstufe A durchgeschaltet wird und als Auswertesignal AS abgegeben wird.

Wenn nun der Zähler ZA fortgeschaltet wird, werden durch die Auswertestufe A zeitlich nacheinander alle Zeilenleitungen Z bis zur Zeilenleitung Zp angesteuert. In Abhängigkeit davon, ob jeweils eine an der Spaltenleitung S 0 angeschlossene Taste T geschlossen oder geöffnet ist, weist die entsprechende Zeilenleitung Z den Binärwert 0 bzw. 1 auf und in entsprechender Weise weist auch das Auswertesignal AS mit dem Fortschalten des Zählers ZA den der jeweils ausgewählten Zeilenleitung Z zugeordneten Binärwert auf.

Wenn alle Zeilenleitungen Z 0 bis Zp abgefragt wurden, wird die nächste Spaltenleitung S 1 aktiviert und sie nimmt den Binärwert 0 an. Anschließend werden wieder zeitlich nacheinander alle Zeilenleitungen Z abgefragt und die entsprechenden Auswertesignale AS erzeugt. Dieser Vorgang wiederholt sich solange, bis die Spaltenleitung Sn aktiviert wurde und die Zeilenspaltung Zp abgefragt wurde. Anschließend wiederholt sich der bereits beschriebene Vorgang wieder beginnend mit der Spaltenleitung S 0.

Die in Fig. 2 dargestellte Decodierstufe DS enthält beispielsweise zwei Decodierer DC 1 und DC 2, die an sich als Anzeigetreiber für optoelektronische Anzeigeeinheiten, insbesondere lichtemittierende Dioden ausgebildet sind und im Handel beispielsweise unter der Bezeichnung SN74LS145 erhältlich sind. Die Decodierer DC 1 und DC 2 sind als (1 aus 10)-Decodierer ausgebildet, jedoch sind nur jeweils die niederwertigen acht Ausgänge beschaltet und mit den Spaltenleitungen S 0 bis Sn verbunden. Den Eingängen der Decodierer D 1 und D 2 werden die vier höherwertigen Zählersignale ZS zugeführt, wobei dem Decodierer DC 2 das höchstwertige Zählersignal ZS invertiert zugeführt wird. Auf diese Weise gibt der Decodierer DC 1 bei den Zählerständen des Zählers ZA von 0 bis 8 Ausgangssignale mit dem Binärwert 0 ab, während der Decodierer DC 2 bei den Zählerständen 8 bis 15 Ausgangssignale mit den Binärwerten 0 an die jeweiligen Spaltenleitungen S abgibt.

Durch die Verwendung der an sich für die Ansteuerung von Anzeigeeinheiten vorgesehenen Anzeigentreiber mit den externen Arbeitswiderständen R als Decodierer DC 1 und DC 2 ist es möglich, die Schaltungsanordnung mit einer verhältnismäßig hohen Betriebsspannung U von beispielsweise 12 V zu betreiben. Damit wird ein hoher Störabstand der Schaltungsanordnung erreicht.

Claims (3)

1. Schaltungsanordnung zum Abfragen von Tasten einer Tastatur, bei der die Tasten an Kreuzungspunkten von Zeilenleitungen und Spaltenleitungen einer Matrix angeordnet sind, bei der eine Decodierstufe vorgesehen ist, die zeitlich nacheinander eine vorgegebene Spannung an die einzelnen Spaltenleitungen anlegt und bei der eine Auswertestufe zeitlich nacheinander das Vorliegen der vorgegebenen Spannungen infolge einer geschlossenen Taste überprüft, dadurch gekennzeichnet, daß die Decodierstufe (DS) mindestens einen an sich als Treiberbaustein für optoelektronische Anzeigeeinheiten ausgebildeten Decodierer (DC 1, DC 2) enthält, an dessen Ausgängen die Spaltenleitungen (S) und jeweils ein externer Arbeitswiderstand (R) angeschlossen sind.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Decodierstufe (DS) zwei als an sich bekannte Treiberbausteine für Anzeigeeinheiten ausgebildete Decodierer (DC 1, DC 2) enthält, deren höherwertige Eingänge miteinander verbunden sind, wobei die höchstwertigen Eingänge über einen Inverter (IN) miteinander verbunden sind.

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Decodierer (DC 1, DC 2) als (1 aus 10)-Decodierer ausgebildet sind.