DE19746950C2

DE19746950C2 - Digital-Analog-Umsetzer

Info

Publication number: DE19746950C2
Application number: DE19746950A
Authority: DE
Inventors: Park Yong In
Original assignee: LG Semicon Co Ltd
Current assignee: MagnaChip Semiconductor Ltd
Priority date: 1997-01-31
Filing date: 1997-10-23
Publication date: 2003-11-06
Anticipated expiration: 2017-10-24
Also published as: DE19746950A1

Description

Die Erfindung betrifft eine Vorrichtung zum Umsetzen eines digitalen Signals in ein analoges, und spezieller betrifft sie einen Digital-Analog-Umsetzer sowie eine Zellenanord nung, eine Stromzelle und eine Vorspannungsschaltung für einen solchen.

Digital-Analog(D/A)-Umsetzer werden dazu verwendet, digitale Daten in eine analoge Entsprechung umzusetzen. Derartige D/A-Umsetzer werden bei verschiedenen Arten von Ausrüstungen verwendet, zu denen digitale Computer, Datenverarbeitungs systeme, Prozesssteuerungsausrüstungen, Messinstrumente, Kommunikationsausrüstungen und eine große Vielfalt anderer Ausrüstungen gehören. Z. B. setzt ein D/A-Umsetzer für eine Videoplatine eines Personal Computers (PC) von diesem er zeugte digitale Videodaten in analoge Signale um, die eine Videnanzeige ansteuern können. Da moderne Farbvideoanzeigen hunderte oder sogar tausende von Farbtönen und Intensitäten anzeigen können, ist es wichtig, dass die D/A-Umsetzung sehr genau ist, um Fehler im angezeigten Bild zu vermeiden. Da Digitalcomputer und Datenverarbeitungsausrüstungen in der Industrie weite Verbreitung erfahren haben und sie sogar für den Hausgebrauch üblich wurden, besteht Bedarf an einer bil ligen, einfachen und zuverlässigen Vorrichtung zum Umsetzen von Information zwischen digitaler und analoger Form. Für etliches an Zeit wurden beachtliche Anstrengungen unternom men, um einen einfachen, billigen und zuverlässigen D/A-Um setzer zu schaffen.

Die US-Patente Nr. 4,904,922 für Colles, 5,070,331 für Hisa no, 5,293,166 für Ta und 5,406,285 für Diffenderfer veran schaulichen verschiedene Arten von D/A-Umsetzern. Wie es in Fig. 1 dargestellt ist, umfasst ein bekannter D/A-Umsetzer 1 im Wesentlichen einen Decodierer 2, eine Anordnung 4 von Stromzellen 6 sowie einen Vorspannungsgenerator 3. Die Stromzellen 6 der Anordnung 4 sind parallel geschaltet, und jede der Zellen enthält eine Stromquelle 5. Die digitalen Daten von einem Datenbus 9 werden auf den Decodierer 2 gege ben, der selektiv eine oder mehrere der Stromzellen 6 akti viert, um auf einer Analogausgangssignal-Leitung 7 einen dem digitalen Datenwert auf dem Datenbus 9 entsprechenden Sum menstrom zu erzeugen. Der Vorspannungsgenerator 8 erzeugt auf einer Vorspannungsleitung 3 eine Vorspannung, die die Stromquelle jeder Stromzelle 6 steuert.

Es besteht Bedarf an einem D/A-Umsetzer mit monotonem Verhalten mit relativ hohen differenziellen und integralen Nichtlinea ritäten. "Monoton" bedeutet, dass digitale Information mit zunehmend ansteigendem Wert in analoge Information mit zu nehmend ansteigendem Wert umgesetzt wird, ohne dass irgend eine Abnahme im analogen Wert entsteht, wenn der digitale Wert fortschreitend zunimmt. Integrale Nichtlinearitäten er geben sich aus Fehlern, wie sie bei der Umsetzung zwischen analogen und digitalen Werten über einen weiten Bereich der artiger Werte erzeugt werden. Differenzielle Nichtlinearitä ten ergeben sich aus Fehlern, wie sie bei der Umsetzung zwi schen analogen und digitalen Werten über einen relativ engen Bereich derartiger Werte erzeugt werden. Um einen derartigen D/A-Umsetzer zu schaffen, können bekannte D/A-Umsetzer ziem lich teuer und kompliziert sein.

Z. B. steht die Anzahl n der Zellen 6 in der Anordnung 4 in Beziehung mit der Anzahl b von Bits auf dem Datenbus 9, wo bei die Beziehung n = 2^b gilt. Wenn der Datenbus 9 eine Breite von 4 Bits aufweist, um digitale Werte von 0-15 zu repräsentieren, existieren n = 2⁴ = 16 Stromzellen zum er zeugen eines Analogstromwerts entsprechend jedem der digita len Werte. Wenn der Datenbus den digitalen Binärwert "0100" führt, der dem Dezimalwert "4" entspricht, werden vier der sechzehn Zellen in der Anordnung aktiviert, um einen Summen strom zu erzeugen, der dem digitalen Binärwert entspricht, d. h., dass die Anzahl der zu einem jeweiligen Zeitpunkt ak tiviert Stromzellen dem Zahlenwert des Datenwerts auf dem Datenbus 9 entspricht. Der Summenstrom entspricht dem Ana logwert.

Wie oben beschrieben, können moderne Farbvideoanzeigen hun derte oder sogar tausende von Farbtönen und Intensitäten an zeigen. Um zahlreiche Farbtöne und Intensitäten für Farbvi deoanzeigen zu erzeugen, die aktuell analoge Signale verwen den, muss die Anzahl von Zellen 6 in der Anordnung mit der Zunahme der digitalen Werte ansteigen. Um z. B. Analogwerte entsprechend 512 digitalen Werten zu erzeugen, d. h. von 0-511, nimmt die Breite des Datenbusses 9 auf 9 Bits zu. Für monotones Verhalten nimmt die Anzahl der Zellen 6 in der An ordnung auf n = 2⁹ = 512 Zellen zu.

Eine derartige Zunahme der Zellen führt zu einer Zunahme der Bauteilemenge und der Ressourcennutzung eines D/A-Umsetzers. Ferner sind mehr Peripherievorrichtungen dazu erforderlich, die Zunahme der Anzahl von Zellen zu meistern. Darüber hin aus besteht die Tendenz, dass eine derartig große Anzahl von Zellen die Betriebsgeschwindigkeit des D/A-Umsetzers ver langsamt, was für Vorrichtungen nicht hinnehmbar ist, die mit hohen Frequenzen von z. B. 100 MHz oder mehr arbeiten sollen.

Ferner reagiert die Vorspannungsschaltung 8 auf eine Span nungsschwankung ΔV der Quellenspannung Vdd, und sie reagiert auch auf im Träger vorhandene Störsignale. Derartige Span nungsschwankungen und Störsignale beeinträchtigen das PSRR (Power Supply Rejection Ratio), was dazu führt, dass ein ho her Linearitätsfehler die Genauigkeit des D/A-Umsetzers be einflusst. Die Genauigkeit des D/A-Umsetzers wird ferner durch die Zunahme der Bauteilemenge der Stromzellen beein trächtigt. Wie angegeben, liefert die Vorspannungsschaltung eine Bezugsspannung Vref an die Stromzellen. Aufgrund der Spannungsschwankung ΔV der Quellenspannung Vdd wird von der Vorspannungsschaltung 8 keine konstante Bezugsspannung Vref erzeugt, was zur Erzeugung eines Fehlerstroms I_e durch jede aktivierte Stromzelle 6 führt. Da die Ausgänge aller Strom zellen 6 parallel zueinander geschaltet sind, führt dies zu einem Summenstromfehler I_E = Ie2^b, der erheblich sein kann, da die Anzahl der Stromzellen mit einer Zunahme der Anzahl von Bits auf dem Datenbus 9 zum Vergrößern der digitalen Werte ansteigt.

Es ist schwierig, einen D/A-Umsetzer zu schaffen, der ein monotones Ausgangssignal bei minimalen integralen und differenziellen Feh lern liefert, selbst wenn er mit relativ hohen Frequenzen betrieben wird. Fer ner ist es schwierig, eine D/A-Umsetzer mit relativ niedriger Bauteilmenge und Resourcennutzung zu schaffen. Darüber hinaus ist es schwierig, einen genauen D/A-Umsetzer, bereitzustellen, der auch billig und unkompliziert ist.

Aus der DE 690 27 892 T2 ist ein D/A-Wandler bekannt, der eine erste und eine zweite Anordnung von ersten und zweiten Stromquellen besitzt. Jeder dieser Stromquellen ist ein Schalter zugeordnet, über den die Ausgänge der Stromquellen wahlweise mit einer Ausgangsleitung oder mit einer Stromab führleitung verbunden werden können. Die ersten 15 Stromquellen werden dabei von vier höherwertigen Bits eines 8-Bit-Wertes gesteuert, während die zweiten Stromquellen entsprechend den vier unteren oder geringerwertigen Bits geschaltet werden.

Ferner beschreibt die DE 690 27 892 einen weiteren Digital/Analog-Umsetzer, bei dem 63 Stromzellen matrixförmig angeordnet sind. Die drei Stromzellen der mittleren Spalte werden dabei eine nach der anderen entsprechend den beiden unteren Bits eines 6-Bit-Wertes ein- oder ausgeschaltet. Die Stromzel len der zweiten zu beiden Seiten unmittelbar neben der mittleren Spalte lie genden benachbarten Spalten sind zeilenweise jeweils zu einer aus vier Stromzellen bestehenden Stromquelle zusammengefasst. Diese drei Strom quellen, die jeweils aus vier Zellen bestehen, werden entsprechend den mittle ren zweit Bit des 6-Bit-Wertes gesteuert. Die übrigen Stromzellen sind zahl weise zu drei weiteren Stromquellen zusammengefasst, die ihrerseits entspre chend den beiden oberen Bits angesteuert werden.

Aus der US 5,254,994 ist ein Digital/Analog-Umsetzer bekannt, der eine ma trixförmige Anordnung von Stromzellen aufweist. Um entsprechend einem 4- Bit-Signal 16 verschiedene Stromwerte von 0 bis 15 zu liefern, sind 15 Strom zellen vorgesehen, die entsprechend einer 4 × 4 Matrix angeordnet sind. Die oberen beiden Bit dienen dabei zur zeilenweisen Ansteuerung der Stromzel lenmatrix, während die unteren beiden Bit zur spaltenweisen Ansteuerung herangezogen werden.

Die einzelnen Stromzellen weisen dabei beispielsweise eine Stromquelle auf, die zwischen ein erstes Potential und einen Knoten geschaltet ist. Der Knoten ist über eine Umschaltstufe mit einer ersten und einer zweiten Ausgangslei tung verbunden. Die Umschaltstufe umfasst dabei eine erste und eine zweite Schaltungsanordnung mit jeweils drei Transistoren, wobei die Transistoren der ersten Schaltungsanordnung von den Ausgangssignalen einer Dekodier schaltung entsprechend dem digitalen Eingangssignal geschaltet werden, während die Transistoren der zweiten Schaltungsanordnung von den jeweili gen Komplementären Signalen gesteuert werden. Die erste Schaltungsanord nung der Umschaltstufe weist dabei zwei in Reihe geschaltete Transistoren auf, zu denen ein dritter parallel geschaltet ist, während die zweite Schal tungsanordnung zwei parallel geschaltete Transistoren umfasst, zu denen ein dritter in Reihe geschaltet ist.

Der Erfindung liegt die Aufgabe zugrunde, einen genauen Digital/Analog-Um setzer zu schaffen, der trotz niedriger Bauteilmenge und niedrigem Resour ceneinsatz eine hohe Auflösung besitzt und schnell arbeitet.

Diese Aufgabe wird durch die Schaltung zum Umsetzen von digitalen Signalen nach Anspruch 1 gelöst. Vorteilhafte Weiterbildungen und Ausgestaltungen der Erfindung sind in den Unteransprüchen beschrieben.

Die Erfindung ermöglicht es also, einen relativ billigen und unkomplizierten D/A-Umsetzer bereitzustellen, der ein hohes S/R (Signal/Rausch-Signal)-Ver hältnis aufweist. Ferner können mit dem erfindungsmäßen D/A-Umsetzer Fehlanpassungen gelindert und Linearitätsfehler verringert werden. Außer dem lassen sich Störimpulse vermeiden.

Die Erfindung wird im Folgenden anhand von durch Figuren veranschaulichten Ausführungsbeispielen näher veranschau licht, wobei in den Zeichnungen gleiche Bezugszeichen die selben Elemente kennzeichnen.

Fig. 1 veranschaulicht einen bekannten D/A-Umsetzer;

Fig. 2 veranschaulicht einen D/A-Umsetzer gemäß einem bevor zugten Ausführungsbeispiel der Erfindung;

Fig. 3A ist ein schematisches Schaltbild einer oberen Strom zelle in einer ersten Anordnung in Fig. 2;

Fig. 3B ist ein schematisches Schaltbild einer Einheits stromzelle oder einer unteren Stromzelle in einer zweiten Anordnung in Fig. 2;

Fig. 4A veranschaulicht das Layout der oberen Stromzelle;

Fig. 4B veranschaulicht das Layout der Einheitsstromzelle oder der unteren Stromzelle;

Fig. 5 ist ein schematisches Diagramm einer Vorspannungs schaltung gemäß der Erfindung;

Fig. 6A ist ein Diagramm einer Latcheinheit, wie in den Latchschaltungen und Latcheinheiten von Fig. 2 verwendet;

Fig. 6B ist ein detailliertes, schematisches Schaltbild ei nes in der Latcheinheit verwendeten Inverters mit drei Zu ständen;

Fig. 6C veranschaulicht das Layout der Latcheinheit;

Fig. 6D ist ein betriebsbezogenes Zeitdiagramm der Latchein heit;

Fig. 7 veranschaulicht das Layout jeder oberen Stromzelle in der ersten Anordnung entsprechend einem Ausführungsbeispiel der Erfindung;

Fig. 8A veranschaulicht das Layout jeder oberen Stromzelle in der ersten Anordnung gemäß einem anderen Ausführungsbei spiel der Erfindung; und

Fig. 8B veranschaulicht das Layout von vier benachbarten oberen Stromzellen in Fig. 8A.

Fig. 2 veranschaulicht einen 9-Bit-D/A-Umsetzer gemäß einem bevorzugten Ausführungsbeispiel der Erfindung, das einen Summenstrom Icum erzeugen kann, der einem beliebigen digita len Binärwert von "000000000" bis "111111111", d. h. 512 ver schiedenen Dezimalwerten auf dem Datenbus entspricht. Der D/A-Umsetzer umfasst eine erste Anordnung 100 erster Strom zellen C_m,n (C_1,1 bis C_8,7), die Zeileneingangssignale auf Zeilenleitungen X_k,m (k = 1-2; m = 1-8) von einer ersten Latchschaltung 20 empfangen, die mit einem ersten Thermome terdecodierer 30 verbunden ist, der eine Anzahl erster deco dierter Signale über Leitungen A₈-A₂ liefert, und das Spalteneingangssignale auf Spaltenleitungen Y_n (n = 1-8) von einer zweiten Latchschaltung 40 empfängt, die mit einem zweiten Thermometerdecodierer 50 verbunden ist, der eine Anzahl zweiter decodierter Signale über Leitungen B₇-B₁ liefert.

Der D/A-Umsetzer umfasst auch eine zweite Anordnung 60 zwei ter Stromzellen C_U1-C_U3 sowie C_L1, das zwischengespeicher te Signale auf Leitungen b₁-b₃ sowie D₀" von einer dritten Latchschaltung 70 und einer zweiten Latcheinheit L2 emp fängt, die mit einem dritten Thermometerdecodierer 80 bzw. einer ersten Latcheinheit L1 verbunden sind. Wenn ein 9-Bit- Datenwert D8-D0 eingegeben wird, werden Datenbits D8-D6 an den ersten Thermometerdecodierer 30 geliefert, und Daten bits D5-D3 werden an den zweiten Thermometerdecodierer 50 geliefert, wohingegen Datenbits D2-D1 an den dritten Ther mometerdecodierer 80 geliefert werden und ein Datenbit D0 an die erste Latcheinheit L1 geliefert wird.

Der erste Thermometerdecodierer 30 decodiert die Datenbits D8-D6, um eine erste Anzahl decodierter Signale auf den Leitungen A₈-A₂ zu erzeugen. Jedes der ersten decodierten Signale auf den Leitungen A₈-A₂ wird in die erste Latch schaltung 20 eingegeben, die auf den Eingangsleitungen X_k,m Zeileneingangssignale ausgibt. Wie dargestellt, ist mit Aus nahme der Eingangsleitungen X_1,1 und X_2,8, die mit Massepo tential Vgnd bzw. dem Quellenpotential Vdd verbunden sind, das Eingangssignal auf der Eingangsleitung X_1,m auch das Eingangssignal auf der Eingangsleitung Y_2,m-1 (mit 1 < m ≦ 8). Jede erste Stromzelle in einer Zeile empfängt ein ent sprechendes Eingangssignal auf der Eingangsleitung X_k,m.

Der zweite Thermometerdecodierer 50 decodiert die Datenbits D5-D3 zum Erzeugen einer zweiten Anzahl decodierter Signa le auf den Leitungen B₇-B₁. Jedes der decodierten Signale auf diesen Leitungen B₇-B₁ wird in die zweite Latchschaltung 40 eingegeben, die auf den Spalteneingangsleitungen Y_n Spalteneingangssignale ausgibt. Die Eingangsleitung Y₈ ist mit dem Sourcepotential Vdd verbunden. Jede der ersten Stromzellen in einer Spalte empfängt das entsprechende Ein gangssignal Y_n.

Der dritte Thermometerdecodierer 80 decodiert die Datenbits D2-D1 zum Erzeugen einer dritten Anzahl decodierter Signa le auf Leitungen a_3-a₁, die an die dritte Latchschaltung 70 geliefert werden. Die zwischengespeicherten Signale wer den über Leitungen b₁-b₃ in die jeweilige der zweiten Stromzellen C_U1-C_U3 eingegeben. Das geringstsignifikante Bit (LSB) D0 wird an die erste und zweite Latcheinheit L1 und L2 geliefert, und das zwischengespeicherte Signal wird über die Leitung D₀" an die zweite Stromzelle C_L1 geliefert.

Die erste, zweite und dritte Latchschaltung 20, 40 und 70, der erste, zweite und dritte Decodierer 30, 50 und 80 sowie die erste und zweite Latcheinheit L1 und L2 bilden eine Aus wählschaltung. Obwohl Fig. 2 diese Komponenten gesondert darstellt, kann die Auswählschaltung zu einer einzelnen Kom ponente oder zu Komponentengruppen integriert sein, wie es dem Fachmann erkennbar ist. In ähnlicher Weise können die oberen, unteren und Einheitsstromzellen integriert sein.

Eine Vorspannungsschaltung 90 liefert eine Vorspannung V_bias sowie eine Vergleichsspannung V_comp an jede Zelle in der ersten und zweiten Anordnung 10 und 60. Ein Taktgenerator erzeugt auf ein Taktsignal hin vier Taktsignale CK1, CK1, CK2 und CK2, wobei CK1 und CK2 um 180° gegenüber CK1 bzw. CK2 phasenverschoben sind, um die Schaltungen des D/A-Umset zers zu synchronisieren. Ein Spannungsgenerator V_GEN liefert das Quellenpotential Vdd und das Massepotential Vgnd für die verschiedenen Schaltungen des D/A-Umsetzers.

Abweichend vom Stand der Technik, der 512 Stromzellen benö tigen würde, verwendet der erfindungsgemäße D/A-Umsetzer ge wichtete Ströme zum Erzeugen des Summenstroms Icum, der 512 möglichen digitalen Werte der Bits D8-D0 auf dem Datenbus entspricht. Aufgrund der gewichteten Ströme umfassen die ersten Stromzellen C_m,n der ersten Anordnung 10 insgesamt 63 obere Stromzellen C_1,1-C_8,7, und die zweiten Stromzellen der zweiten Anordnung 60 umfassen drei Einheitsstromzellen C_U1-C_U3 sowie eine untere Stromzelle C_L1. Wenn die untere Stromzelle C_L1 aktiviert ist, erzeugt sie auf der Ausgangs leitung O_L einen vorbestimmten unteren Strom I_L, und jede der aktivierten Einheitsstromzellen C_U1-C_U3 erzeugt einen Einheitsstrom I_UN vom Wert 2.I_L auf der Ausgangsleitung O_UN (N = 1 bis 3), wohingegen jede der aktivierten oberen Stromzellen C_m,n einen oberen Strom I_o,mn vom Wert 8.I_L auf der Spaltenausgangsleitung O_n erzeugt. Alle Ausgangssi gnale jeder oberen Stromzelle in einer Spalte sind mit einer entsprechenden Spaltenausgangsleitung O_n verbunden, und die Ausgangsleitungen O_L und O_UN sind miteinander verbunden. Die Ströme I_L, I_UN sowie I_o,mn auf allen Ausgangsleitungen O₁-O₈, O_U1-O_U3 und O_L werden aufsummiert, um den Summenstrom Icum zu erzeugen, der dem digitalen Wert auf dem 9-Bit-Da tenbus entspricht.

Die folgende allgemeine Gleichung bildet eine Regel für die Anzahl aktivierter oberer Stromzellen C_m,n von Einheits stromzellen C_UN und unteren Zellen C_L, wie sie erforderlich sind damit der Summenstrom Icum den digitalen Werten auf einem b-Bit-Datenbus entspricht:

Icum = A.(8.I_L) + B.(2.I_L) + C.(1.I_L)

wobei A die Anzahl der oberen Stromzellen ist, B die Anzahl der Einheitsstromzellen ist und C die Anzahl der unteren Zellen ist.

Bei diesem Ausführungsbeispiel beträgt die Anzahl b der Bits auf dem Datenbus 9, und Icum muss insgesamt 512 (2⁹) ver schiedene Werte aufweisen. Um eine lineare Änderung des Sum menstroms Icum zu erzielen, muss A = 0-63, B = 0-3 und C = 0-1 gelten. Der Summenstrom Icum kann von null bis 511. I_L = 63.(8.I_L) + 3.(2.I_L) + 1.(1.I_L) variieren und es wird ein Bereich von 512 Werten für den Summenstrom Icum erzielt.

Auf Grundlage der Gleichung für die gewichteten Ströme er gibt sich für die Anzahlen der oberen, unteren und Einheits stromzellen das Folgende, um den Summenstrom Icum zu erzeu gen:
n₁ = Anzahl der oberen Stromzellen = ganzzahliger Ab rundungswert von (2^b/I_o,mn)
n₂ = Anzahl der unteren Stromzellen = ganzzahliger Ab rundungswert von (2^b - n₁.I_o,mn)/I_UN; und
n₃ = Anzahl von Einheitsstromzellen = 2^b - n₁.I_o,mn - n₂.I_UN.

Gemäß beträgt bei einem 9-Bit-D/A-Umsetzer die Gesamtanzahl oberer Stromzellen 63, die Gesamtanzahl von Einheitsstrom zellen beträgt 3, und die Gesamtanzahl unterer Stromzellen beträgt 1, wenn die Anzahl b der Datenbits 9 ist. Jedoch kann die Erfindung modifiziert werden, wenn nur zwei ver schiedene Arten von Stromzellen vorhanden sein sollen.

Das neuartige Merkmale der gewichteten Ströme kann leicht bei allen b-Bit-D/A-Umsetzern angewandt werden. Wenn z. B. der Datenbus für einen 8-Bit-D/A-Umsetzer eine Breite von 8 Bits aufweist, muss der Summenstrom Icum insgesamt 256 (2⁸) verschiedene Werte aufweisen. Unter Verwendung der obigen Gleichung für die gewichteten Ströme gilt zum Erzielen des Summenstroms Icum A = 0-31, B = 0-3 und C = 0-1. Der Summenstrom Icum kann von 0 bis 255.I_L variieren, und es wird ein Bereich von 256 Werten für den Summenstrom Icum erzielt. Demgemäß kann mit einer Gesamtheit von 31 oberen Stromzellen, drei Einheitsstromzellen und 1 unteren Strom zelle auf einfache Weise ein 8-Bit-D/A-Umsetzer erhalten werden.

Ferner gilt für die oberen Stromzellen, die unteren Strom zellen und die Einheitsstromzellen vorzugsweise das Verhält nis 8 : 2 : 1 für die gewichteten Ströme. Jedoch kann, wie es ersichtlich ist, das Verhältnis gewichteter Ströme leicht auf einen anderen geeigneten Wert modifiziert werden, um das gewünschte Ergebnis zu erzielen und die Anzahl oberer, unte rer und Einheitsstromzellen kann leicht auf Grundlage eines derartigen geeigneten Verhältnisses für die gewichteten Ströme sowie durch Modifizieren der Gleichung für die ge wichteten Ströme geändert werden.

Der erfindungsgemäße D/A-Umsetzer verwendet auch eine neuar tige Gruppenaktivierung der oberen Stromzellen C_m,n. Abhän gig vom digitalen Wert auf dem 9-Bit-Datenbus, werden die oberen Stromzellen von der oberen Stromzelle C_1,1 (die im Wesentlichen im Zentrum der ersten Anordnung 10 liegt) zur oberen Stromzelle C_1,8, die oberen Stromzellen C_2,1 bis C_2,8, die Stromzellen C_3,1 bis C_3,8 usw. gleichzeitig akti viert. Anders gesagt, werden die oberen Stromzellen ausge hend vom Zentrum der Anordnung gruppenmäßig mit gleichzeiti ger bidirektionaler Zeilenaktivierung und bidirektionaler Spaltenaktivierung aktiviert.

Z. B. entspricht der digitale Wert "010010011" auf dem 9-Bit- Datenbus dem Dezimalwert "147". Auf Grundlage der Gleichung für die gewichteten Ströme ergibt sich für den Summenstrom Icum = 18.(8.I_L) + 1.(2.I_L) + 1.(1.I_L) = 147I_L. Demgemäß werden 18 obere Stromzellen, 1 Einheitsstromzelle und 1 untere Stromzelle aktiviert, damit Entsprechung zu diesem digitalen Wert besteht. Auf Grundlage der Signale auf den Leitungen X_k,m und Y_n werden die oberen Stromzellen C_1,1 -C_1,8 C_2,1-C_2,8, C_3,1 und C_3,2 aktiviert, wobei jede obere Stromzelle einen oberen Strom I_o,mn = 8.I_L auf der entsprechenden Ausgangsleitung O_n ausgibt. Die untere Strom zelle C_L1 und die Einheitsstromzelle C_U1 werden aktiviert, um einen unteren Strom I_L bzw. einen Einheitsstrom I_U1 = 2. I_L auf den Ausgangsleitungen O_L bzw. O_U1 auszugeben.

Fig. 3A ist ein schematisches Schaltbild einer oberen Strom zelle C_m,n in der ersten Anordnung 10 des erfindungsgemäßen D/A-Umsetzers. Die obere Stromzelle umfasst eine Stromquelle 12, die einen ersten Konstantstrom I_c1 liefert, und eine Um schaltstufe 14, die einen oberen Strom I_o,mn oder /I_o,mn auf die Ausgangsleitung O_n oder /O_n ausgibt, wobei I_o,mn und /I_o,mn um 180° gegeneinander phasenverschoben sind. Die Stromquelle 12 umfasst eine Anzahl erster, parallel geschal teter Transistoren P1-P4, und die Umschaltstufe 14 umfasst eine Anzahl zweiter Transistoren P5-P8. Vorzugsweise sind die mehreren ersten und zweiten Transistoren P1-P4 und P5 -P8 PMOS-Transistoren, jedoch kann, wie es erkennbar ist, der Leitungstyp der Transistoren leicht modifiziert werden.

Auf Grundlage eines Vergleichs zwischen den Signalen auf den Leitungen X_1,m, X_2,m und Y_n mit der Vergleichsspannung V_comp durchläuft der Konstantstrom I_c1 die Transistoren P5 oder P8, so dass für den oberen Strom I_o,mn = I_c1 oder /I_o,mn = I_c1 gilt. Wie oben beschrieben, werden die von aktivierten oberen Stromzellen C_m,n auf einer entsprechenden Ausgangs leitung O_n erzeugten oberen Ströme I_o,mn aufsummiert, um den Summenstrom Icum zu erzeugen. Die Ausgangsleitung /O_n ist vorzugsweise mit Masse verbunden.

Wie es in Fig. 3A dargestellt ist, sind die Transistoren P1 -P4 der Stromquelle 12 mit einer Substratvorspannung mit dem Quellenpotential Vdd verbunden. Die Sources der Transistoren P1-P4 sind ebenfalls mit dem Quellenpotential Vdd verbunden, wohingegen die Drains der Transistoren P1-P4 mit einem Knoten N1 verbunden sind. Die Gates der Transisto ren P1-P1 sind so angeschlossen, dass sie von der Vorspan nungsschaltung 90 die Vorspannung V_bias empfangen.

Innerhalb der Umschaltstufe 14 sind die Transistoren P5-P8 mit einer Substratvorspannung auf dem Quellenpotential Vdd verbunden. Die Sources der Transistoren P5-P8 sind mit dem Knoten N1 verbunden. Die Transistoren P5 und P7 sind in Rei he geschaltet, und sie sind so parallel zum Transistor P5 geschaltet, dass die Drains mit der Ausgangsleitung /O_n ver bunden sind. Die Gates der Transistoren P5, P6 und P7 sind so angeschlossen, dass sie die Signale von den Eingangslei tungen X_2,m, X_1,m bzw. Y_n empfangen. Der Drain des Transis tors P8 ist mit der Ausgangsleitung O_n verbunden, und sein Gate ist so angeschlossen, dass es die Vergleichsspannung V_comp empfängt.

Die Funktion der Stromzelle C_m,n auf Grundlage der von den Latchschaltungen 20 und 40 auf die Eingangsleitungen Y_n, X_1,m und X_2,m ausgegebenen Signale ist in der folgenden Ta belle I veranschaulicht.

Tabelle I

Wenn eine Stromzelle C_m,n in der Tabelle I mit EIN gekenn zeichnet ist, fließt der Bezugsstrom I_c1 durch den Transis tor P8 als oberer Strom I_o,mn auf die Ausgangsleitung O_n. Wenn die Stromzelle C_m,n mit AUS gekennzeichnet ist, fließt der Konstantstrom I_c1 als oberer Strom /I_o,mn durch den Transistor P5 oder die Transistoren P6 und P7 auf die Aus gangsleitung /O_n.

Fig. 3B veranschaulicht schematisch die Schaltung einer Ein heitsstromquelle C_UN oder einer unteren Stromzelle C_L1 in der zweiten Anordnung 60. Jede Einheitsstromzelle C_UN (oder untere Stromzelle C_L) umfasst eine Stromquelle 62', die einen zweiten Konstantstrom I_c2 (oder einen dritten Konstantstrom I_c3) an einen Knoten N2 liefert, und eine Umschaltstufe 64, die einen Einheitsstrom I_UN oder /I_UN (unteren Strom I_L oder /I_L) an die Ausgangsleitungen O_UN bzw. /O_UN (Ausgangslei tungen O_L bzw. /O_L) liefert. Die Stromquelle 62 umfasst ei nen Transistor P9, und die Umschaltstufe 64 umfasst eine An zahl dritter Transistoren P10-P13. Vorzugsweise sind die Transistoren P9-P13 PMOS-Transistoren, jedoch kann, wie es ersichtlich ist, der Leitungstyp der Transistoren leicht mo difiziert werden.

Auf Grundlage des Vergleichs des Signals auf der Eingangs leitung b_N (D₀") mit der Vergleichsspannung V_comp durchläuft der Konstantstrom I_c2 (I_c3) die Transistoren P10 oder P13, so dass für den Einheitsstrom das Folgende gilt: I_UN = I_c2 oder /I_UN = I_c2 (I_L = I_c3 oder /I_L = I_c3). Wie oben be schrieben, wird jeweils der von einer aktivierten Einheits stromzelle C_UN erzeugte Einheitsstrom I_UN sowie der untere Strom I_L an die entsprechende Ausgangsleitung O_UN bzw. die Ausgangsleitung O_L zur Aufsummierung mit dem oberen Strom I_o,mn geliefert, um den Summenstrom Icum zu erzeugen. Die Ausgangsleitung /O_UN oder /O_L ist vorzugsweise mit Masse verbunden.

Die Transistoren P9-P13 sind mit der Substratvorspannung Vdd verbunden. Der Transistor P9 der Stromquelle 62 verfügt über eine Source, die so angeschlossen ist, dass sie das Sourcepotential Vdd empfängt, einen mit dem zweiten Knoten N2 verbundenen Drain und ein Gate, das so angeschlossen ist, dass es die Vorspannung V_bias von der Vorspannungsschaltung 90 empfängt. In der Umschaltstufe 64 sind die Transistoren P11 und P12 in Reihe zum Drain des Transistors P11 geschal tet, der mit der Source des Transistors P12 verbunden ist, und die Gateanschlüsse sind so angeschlossen, dass sie das Sourcepotential Vdd empfangen. Die in Reihe geschalteten Transistoren P11 und P12 sind parallel zum Transistor P10 geschaltet, und die Drains der Transistoren P11 und P12 sind mit der Ausgangsleitung /O_UN (/O_L) verbunden. Was den Tran sistor P13 betrifft, ist dessen Source mit dem Knoten N2 verbunden, und sein Gate ist so angeschlossen, dass es die Vergleichsspannung V_comp empfängt. Die Drainelektrode des Transistors P13 ist mit der Ausgangsleitung O_UN (O_L) verbun den.

Die Funktion der Einheitsstromzellen C_U1-C_U3 sowie der un teren Stromzelle C_L ist in der Tabelle II hinsichtlich den Eingangsdaten D2-D0 veranschaulicht.

Tabelle II

Wenn in der Tabelle II eine Einheitsstromzelle C_UN oder eine untere Stromzelle CL als EIN gekennzeichnet ist, fließt der Bezugsstrom I_c2 oder I_c3 als Einheitsstrom I_UN oder als un terer Strom I_L durch den Transistor P13 auf die Ausgangslei tung O_UN oder O_L. Wenn die Einheitsstromzelle C_UN oder die untere Stromzelle C_L als AUS gekennzeichnet ist, fließt der Strom I_c2 oder I_c3 als Einheitsstrom /I_UN oder unterer Strom /I_L durch den Transistor P10 auf die Ausgangsleitung /O_UN oder /O_L.

In den Fig. 4A und 4B sind das Layout der oberen Stromzelle C_m,n und der Einheitsstromzelle C_UN oder der unteren Strom zelle C_L veranschaulicht. Wie es in Fig. 4A dargestellt ist, stehen die Sourceelektroden der Transistoren P1-P4 in Kon takt mit einer mit dem Sourcepotential Vdd verbundenen Me tallschicht. Alle Transistoren P1-P4 haben dieselbe Größe, so dass die Kanalbreite "W" dieselbe ist, was die Anpassung zwischen den Zellen in der ersten Anordnung 10 und der zwei ten Anordnung 20 verbessert. Demgemäß hat die Summenkanal breite der Transistoren P1-P4 den Wert 4 W. Eine Polysili ciumschicht dient als Gate der Transistoren P1-P4, und sie ist mit der Vorspannung V_bias verbunden. Die Drainelektroden der Transistoren P1-P4 stehen in Kontakt mit der als Kno ten N1 dienenden Metallschicht.

Die Transistoren P6 und P7 sind in Reihe geschaltet, und das Polysiliciumgate empfängt die Signale auf den Leitungen X_1,m und Y_n, wohingegen das Polysiliciumgate des Transistors P5 das Signal auf der Leitung X_2,m empfängt. Der Transistor P5 verfügt über einen mit der Metallschicht in Kontakt stehen den Drain zum Ausgeben des oberen Stroms /I_o,mn, und er ver fügt über eine Source, die in Kontakt mit der als Knoten N1 dienenden Metallschicht steht. Die Polysiliciumschicht, die die zwei Metallschichten des Knotens N1 verbindet, dient als parasitäres Tiefpassfilter, das digitale Störsignale aus den Eingangssignalen filtert. Die Vergleichsspannung V_comp wird an das Polysiliciumgate des Transistors P8 angelegt, dessen Sourceelektrode mit der als Knoten N1 dienenden Metall schicht verbunden ist, und mit einer mit der Metallschicht verbundenen Drainelektrode zum Ausgeben des oberen Stroms I_o,mn. Die Kanalbreite jedes Transistors P5-P8 entspricht der Summe der Kanalbreiten W aller Transistoren P1-P4. Demgemäß entspricht die Kanalbreite aller Transistoren P5- P8 dem Wert 4 W.

Wie es in Fig. 4B dargestellt ist, steht die Sourceelektrode des Transistors P9 in Kontakt mit der mit dem Sourcepoten tial Vdd verbundenen Metallschicht. Bei einer Einheitsstrom zelle C_UN hat der Transistor P9 die Kanalbreite W. Eine Po lysiliciumschicht dient als Gateelektrode des Transistors P9, und sie ist mit der Vorspannung V_bias verbunden. Die Drainelektrode des Transistors P9 steht in Kontakt mit der als Knoten N2 dienenden Metallschicht.

Die Transistoren P11 und P12 sind in Reihe geschaltet, und das Polysiliciumgate ist so angeschlossen, dass es das Sourcepotential Vdd empfängt. Das Polysiliciumgate des Tran sistors P10 empfängt das Signal auf der Leitung b_N (N = 1- 3), und dieser Transistor P10 verfügt über eine Drainelektrode in Kontakt mit der Metallschicht, um den Einheitsstrom /I_UN auszugeben, und eine Source in Kontakt mit der als Kno ten N2 dienenden Metallschicht. Erneut dient die die zwei Metallschichten des Knotens N2 verbindende Polysilicium schicht als parasitäres Tiefpassfilter, das digitale Störsi gnale aus den Eingangssignalen ausfiltert. An das Polysili ciumgate des Transistors P13 wird die Vergleichsspannung V_comp angelegt, und dieser Transistor verfügt über eine Sourceelektrode, die mit der als Knoten N2 dienenden Metall schicht verbunden ist, sowie eine mit der Metallschicht ver bundene Drainelektrode zum Ausgeben des Stroms I_UN einer Einheitsstromzelle C_UN. Die Kanalbreite jedes der Transisto ren P10-P11 entspricht der Kanalbreite W des Transistors P9.

Wie oben erörtert, ist das schematische Schaltbild der unte ren Stromzelle C_L dasselbe wie das der Einheitsstromzelle C_UN. Demgemäß ist das Layout der unteren Stromzelle C_L das selbe, wie es in Fig. 4B dargestellt ist. Jedoch hat die Ka nalbreite der unteren Stromzelle den Wert 1/2 W. Demgemäß erzeugt, wenn eine untere Stromzelle einen unteren Strom I_L erzeugt, eine Einheitsstromzelle C_UN einen Einheitsstrom vom Wert 2.I_L, da die Kanalbreite der Transistoren einer Ein heitsstromzelle den doppelten Wert derjenigen der Transisto ren einer unteren Stromzelle aufweist. Ferner erzeugt jede obere Stromzelle C_m,n einen oberen Strom vom Wert 8.I_L, da die Breite ihrer Transistoren das Achtfache der Breite der Transistoren der unteren Stromzelle ist. Auf Grundlage der artiger Abmessungen kann der Fachmann das Verhältnis der ge wichteten Ströme dadurch ändern, dass er das Breitenverhält nis der Transistoren ändert, die in oberen, unteren und Ein heitsstromzellen verwendet sind.

Im Allgemeinen hat die Anzahl der Transistoren in der Strom quelle der oberen Zelle den Wert I_o,mn/I_UN. Demgemäß hat die Breite der Schalttransistoren den Wert (I_o,mn/I_UN).W. Fer ner hat die Kanalbreite der Transistoren in einer unteren Stromzelle den Wert (I_L/I_UN).W. Auf Grundlage des Verhält nisses der gewichteten Ströme kann die Kanalbreite der Tran sistoren so geändert werden, dass alternative Ergebnisse er zielt werden.

Bei den in den Fig. 3A und 3B veranschaulichten Ausführungs beispielen ist die Substratvorspannung an alle Transistoren angelegt. Ferner sind die Gateelektroden der Transistoren P11 und P12 mit einem Quellenpotential verbunden. Wie es er kennbar ist, können die oberen, unteren und Einheitsstrom zellen so modifiziert werden, dass die Substratvorspannung umgangen wird. Ferner müssen die Gateelektroden nicht mit dem Quellenpotential Vdd verbunden sein, sondern sie können z. B. mit den restlichen Leitungen unter den Leitungen b_N verbunden sein.

Wie dargestellt, liefert die Vorspannungsschaltung 90 die Vorspannung V_bias und die Vergleichsspannung V_comp an jede obere Stromzelle C_m,n, jede Einheitsstromzelle C_UN und unte re Stromzelle C_L. Fig. 5 ist ein schematisches Schaltbild der Vorspannungsschaltung 90, die einen ersten Widerstand R1 und einen Transistor 92, vorzugsweise einen NMOS-Transistor aufweist, die als Spannungsteiler in Reihe geschaltet sind, um das Quellenpotential Vdd an einem Knoten N3 zu teilen. Der Transistor 92 verfügt über eine Gate- und eine Drain elektrode, die mit dem Knoten N3 verbunden sind, sowie eine mit dem Massepotential Vgnd verbundene Sourceelektrode. Die Teilspannung wird als Vergleichsspannung V_comp an die Strom zellen angelegt. Der negative Anschluss (-) eines Opera tionsverstärkers 94 ist so angeschlossen, dass er die Ver gleichsspannung V_comp empfängt, und sein positiver Anschluss (+) ist mit einem zweiten Widerstand R2 verbunden, der sei nerseits mit einem Knoten N4 verbunden ist.

Der Ausgang des Operationsverstärkers 94 ist mit einem ers ten Vorspannungstransistor M_C1, den Gateelektroden mehrerer ersten Stromquellentransistoren 96 ₁-96 _p (p = 1-511) so wie einer Elektrode eines ersten Kondensators C1 verbunden. Die Sourceelektroden des ersten Vorspannungstransistors M_C1 und der ersten Stromquellentransistoren 96 ₁-96 _p sowie die andere Elektrode des ersten Kondensators C1 sind mit dem Quellenpotential Vdd verbunden. Die Vergleichsspannung V_comp liegt auch an den Gates eines zweiten Vorspannungstransis tors M_C2 und mehrerer zweiter Stromquellentransistoren 98 ₁- 98 _q (q = 1-511) an. Die entsprechenden Drainelektroden des ersten Vorspannungstransistors M_C1 und der ersten Stromquel lentransistoren 96 ₁-96 _p sind mit den entsprechenden Sourceelektroden des zweiten Vorspannungstransistors M_C2 und der zweiten Stromquellentransistoren 98 ₁-98 _q verbunden. Die Drainelektroden des zweiten Vorspannungstransistors M_C2 und der zweiten Stromquellentransistoren 98 ₁-98 _q sind mit dem zweiten Widerstand R2 bzw. einem dritten Widerstand R3 verbunden, die auch mit dem Massepotential Vgnd verbunden sind. Der erste und der zweite Vorspannungstransistor sowie die mehreren ersten und zweiten Stromquellentransistoren sind vorzugsweise PMOS-Transistoren.

Die Vergleichsspannung V_comp ist im Vergleich zum Fall gemäß dem Stand der Technik sehr stabil, da sie durch die Schwel lenspannung Vth₉₂ des Transistors 92 bestimmt ist. Die Sta bilität der Vergleichsspannung V_comp ist wesentlich, da Schwankungen derselben die Funktion des D/A-Umsetzers beein trächtigen. Die Schwellenspannung Vth₉₂ ist sehr stabil im Vergleich mit einer durch ein Widerstandsnetzwerk, wie es allgemein dazu verwendet wird, eine Spannung zu teilen, be stimmten Teilspannung. Ferner verhindert die Schwellenspan nung Vth₉₂ die Erzeugung von Störsignalen aus dem Sourcepo tential Vdd. Anstatt dass die Vergleichsspannung V_comp durch die Eigenschaften eines Widerstandsnetzwerks bestimmt ist, entspricht sie der Schwellenspannung Vth₉₂ des Transistors 92 (V_comp = Vth₉₂).

Aufgrund der Rückkopplungseigenschaften des Operationsver stärkers 94 hat die Bezugsspannung V_ref den Wert V_comp, und für den Bezugsstrom gilt: I_ref = V_ref/R2 = V_comp/R2. Wenn der Bezugsstrom I_ref durch den ersten Vorspannungstransistor M_C1 fließt, erzeugt der Operationsverstärker 94 die Vorspan nung V_bias, die an die Gates der ersten Stromquellentransis toren 96 ₁-96 _p angelegt wird. Da die Eigenschaften des D/A- Umsetzers durch Schwankungen der Vorspannung V_bias beein trächtigt werden können, hält der Kondensator C1 eine Span nung zwischen der Vorspannung V_bias und dem Quellenpotential Vdd.

Wie es in Fig. 2 dargestellt ist, erzeugen die Latchschal tungen 20, 40 und 70 die decodierten Signale des ersten, zweiten und dritten Decodierers 30, 50 und 70. Der erste und der zweite Thermometerdecodierer 30 und 50 sind vorzugsweise 3-auf-8-Decodierer, die auf die Eingangsdaten D8-D6 bzw. D5-D3 hin decodierte 8-Bit-Signale erzeugen. Jedoch wird eines der Bits nicht genutzt, z. B., und vorzugsweise, das geringstsignifikante Bit hinsichtlich des ersten Decodierers 30 sowie das höchstsignifikante Bit hinsichtlich des zweiten Decodierers 50, so dass auf den Leitungen A₈-A₂ und B₇-B₁ decodierte 7-Bit-Signale geliefert werden. Der dritte Thermometerdecodierer 70 ist ein 2-auf-4-Decodierer, der auf die Eingangsdaten D2-D1 hin decodierte 4-Bit-Signale er zeugt. Ähnlich wie beim ersten und zweiten Thermometerdeco dierer 30 und 50 wird eines der Bits nicht genutzt, z. B. das höchstsignifikante Bit, so dass auf den Leitungen a₃-a₁ 3-Bit-Signale erzeugt werden.

Wie es ersichtlich ist, können die Decodierer leicht modifiziert werden. Wenn das Eingangssignal in den Decodierer d Bits breit ist, wird für den ersten, zweiten und dritten De codierer ein d-auf-2^d-Decodierer verwendet. Aus Designzwe cken können dieselben Decodierer verwendet werden und es können nichtgenutzte Ausgangsbits ignoriert werden. Aus den Lehren der Erfindung sind verschiedene modifizierte und al ternative Ausführungsbeispiele für die Auswählschaltung leicht erkennbar.

Die decodierten 7-Bit-Signale vom ersten und zweiten Thermo meterdecodierer 30 und 50 werden von der ersten bzw. zweiten Latchschaltung 20 bzw. 40 zwischengespeichert, und die deco dierten 3-Bit-Signale vom dritten Thermometerdecodierer 80 werden durch die dritte Latchschaltung 70 zwischengespei chert. Um die decodierten 7-Bit-Signale zwischenzuspeichern, enthält sowohl die erste als auch die zweite Latchschaltung 20 und 40 insgesamt sieben Latcheinheiten, wohingegen die dritte Latchschaltung 70 drei Latcheinheiten enthält, um die decodierten 3-Bit-Signale zwischenzuspeichern. Die erste und die zweite Latcheinheit L1 und L2 führen eine Zwischenspei cherung des Eingangsdatenwerts D0 aus.

Fig. 6A ist ein Diagramm einer Latcheinheit 100, wie sie in der ersten, zweiten und dritten Latchschaltung 20, 40 und 70 sowie den Latcheinheiten L1 und L2 verwendet wird. Die Latcheinheit 100 umfasst einen Inverter 110 mit drei Zustän den, der ein decodiertes Signal Din empfängt und der mit ei nem zweiten Inverter 120 mit drei Zuständen verbunden ist, um ein zwischengespeichertes Ausgangssignal Dout zu liefern. Der erste Inverter 110 mit drei Zuständen empfängt die vom Taktgenerator erzeugten Taktsignale CK1 und CK1, der zweite Inverter 120 mit drei Zuständen empfängt die ebenfalls vom Taktgenerator erzeugten Taktsignale CK2 und CK2. Am Verbin dungspunkt zwischen dem ersten und zweiten Inverter 110 und 120 mit drei Zuständen ist eine Kapazität Cp1 vorhanden.

Fig. 6B ist ein detailliertes Schaltbild des Inverters 120 mit drei Zuständen, der zwei Paare von in Reihe geschalteten Transistoren enthält. Das erste Transistorpaar umfasst erste Transistoren 121 und 122, und das zweite Transistorpaar um fasst zweite Transistoren 123 und 124. Die Gates der Tran sistoren 121 und 124 sind so angeschlossen, dass sie das Si gnal vom Knoten A empfangen. Das Gate des Transistors 122 ist so angeschlossen, dass es das Taktsignal CK2 empfängt, und das Gate des Transistors 123 ist so angeschlossen, dass es das Taktsignal CK2 empfängt. Die Source des Transistors 121 ist mit dem Sourcepotential Vdd verbunden, und die Source des Transistors 124 ist mit dem Massepotential Vgnd verbunden. Das zwischengespeicherte Signal Dout wird am Ver bindungspunkt zwischen dem ersten und zweiten Transistorpaar 121-122 sowie 123-124 ausgegeben. Vorzugsweise umfasst das erste Paar PMOS-Transistoren, während das zweite Paar NMOS-Transistoren umfasst.

Fig. 6C veranschaulicht das Layout der Latcheinheit 100. Wie dargestellt, ist die Verdrahtungsschicht, die den ersten und den zweiten Inverter 110 und 120 mit drei Zuständen verbin det, ausreichend groß dafür geschaffen, dass sie absichtlich eine geeignete Kapazität in solcher Weise erzeugt, dass das Ausgangssignal des ersten Inverters mit drei Zuständen für eine vorbestimmte Zeitspanne in der Kapazität Cp1 eingespei chert wird. Die Fläche der Verdrahtungsschicht aus Polysili cium ist geeignet dafür gewählt, dass das decodierte Signal Din für eine vorbestimmte Zeitspanne korrekt eingespeichert wird. Demgemäß wird der Kapazitätswert der Kapazität Cp1 auf Grundlage eines Gleichgewichts zwischen dem Erfordernis, Leckströme zu verhindern, die das gespeicherte Signal beein trächtigen, und des Erfordernisses, die Geschwindigkeit des D/A-Umsetzers zu optimieren, ausgewählt. Vorzugsweise be trägt der Kapazitätswert ungefähr 3 fF-100 fF (femtoFarads, d. h. 1.10^-15 Farad). Die Taktzyklen sind so gewählt, dass eine Überlappung der Taktsignale CK1 und CK2 verhindert ist, was Störimpulse während des Betriebs verhindert.

Fig. 6D ist ein zeitbezogenes Funktionsdiagramm der Latch einheit 100. Wenn das Taktsignal CK1 für die Zeitperiode t₁ hoch ist, wird der erste Inverter 110 auf EIN geschaltet und es wird das inverterte, decodierte Signal in die parasitäre Kapazität CP1 eingespeichert. Da das Taktsignal CK2 niedrig ist, befindet sich der zweite Inverter 120 auf AUS und ist gegen das invertierte, decodierte Signal Din isoliert. Um eine Überlappung der Taktsignale CK1 und CK2 zu verhindern, existiert eine Zeitdifferenz Δt₁ zwischen dem Übergang des Taktsignals CK1 von hoch auf niedrig sowie dem Übergang des Taktsignals CK2 von niedrig auf hoch. Aufgrund der Kapazität Cp1 wird das invertierte, decodierte Signal während der Zeitdifferenz Δt₁ korrekt eingespeichert.

Wenn das Taktsignal CK2 auf den hohen Zustand übergeht, be findet sich der zweite Inverter 120 auf EIN und der erste Inverter auf AUS. Das in die Kapazität Cp1 eingespeicherte invertierte, decodierte Signal Din wird vom zweiten Inverter 120 invertiert und als Ausgangssignal Dout ausgegeben. Wenn die Taktsignale CK1 und CK2 von hoch auf niedrig übergehen, halten die Ausgänge des ersten und zweiten Inverters mit drei Zuständen, oder der Puffer, die vorigen Ausgangszustän de, bis ein Übergang von niedrig nach hoch durch die Taktsi gnale CK1 und CK2 erfolgt. Ein derartiger Vorgang wird wäh rend der Taktzyklen der Taktsignale CK1 und CK2 wiederholt. Wie dargestellt, existiert eine Zeitdifferenz Δt₂ zwischen dem Übergang des Taktsignals CK2 von hoch auf niedrig und dem Übergang des Taktsignals CK1 von niedrig auf hoch. Es ist ersichtlich, dass die Zeitdifferenzen Δt₁ und Δt₂ über einstimmen können, dass dies aber nicht erforderlich ist.

Die Funktion des erfindungsgemäßen D/A-Umsetzers ist unter Bezugnahme auf das obige Beispiel ersichtlich, wenn der di gitale Wert "010010011" als digitaler 9-Bit-Datenwert D8- D0 auf den Datenbus gegeben wird. Wie es oben angegeben ist, müssen 18 obere Stromzellen (C_1,1-C_1,8, C_2,1-C_2,8, C_3,1 -C_3,2), 1 Einheitsstromzelle C_U1 und 1 untere Stromzelle C_L aktiviert werden, um diesem digitalen Wert zu entsprechen.

Wenn "010" als digitaler 3-Bit-Datenwert D8-D6 an den ers ten Thermometerdecodierer 30 gegeben wird, werden die Deco dierungssignale "0000011" auf den Leitungen A₈-A₂ erzeugt, die in die entsprechenden Latcheinheiten in der ersten Latchschaltung 20 eingegeben werden. Die Latcheinheiten wei sen genaue Synchronisierung für jedes decodierte Signal auf, und sie liefern diese Signale auf die Eingangsleitungen X_1,m und X_2,m-1 für 1 < m ≦ 8. Auf ähnliche Weise decodiert der zweite Thermometerdecodierer 50 den Wert "010" der digitalen 3-Bit-Daten D5-D3 zum Liefern der Decodierungssignale "0000011" auf den Leitungen B₇-B₁. Die decodierten Signale werden in die entsprechenden Latcheinheiten in der zweiten Latchschaltung 40 eingegeben, die das zwischengespeicherte Signal auf die Eingangsleitungen Y₇-Y₁ ausgibt. Auf Grund lage der Signale auf den Eingangsleitungen X_k,m und Y_n wer den die oberen Stromzellen C_1,1-C_1,8, C_2,1-C_2,8, C_3,1 und C_3,2 aktiviert, um die oberen Ströme zur Summierung zu erzeugen.

Der dritte Thermometerdecodierer decodiert den Wert "01" des digitalen 2-Bit-Datenwerts D2-D1, um auf den Leitungen a₃ -a₁ das Ausgangssignal "001" zu liefern, das in der dritten Latcheinheit 70 zwischengespeichert wird. Nach der Zwischen speicherung werden die zwischengespeicherten Signale "001" auf die Leitungen b₃-b₁ ausgegeben. Auf derartige zwi schengespeicherte Signale hin wird die Einheitsstromzelle C_U1 aktiviert, während der Rest der Stromzellen auf AUS bleibt. Das geringstsignifikante Bit D0 vom Wert "1" wird auf der Leitung D₀" an die erste und zweite Latcheinheit L1 und L2 gegeben, um die untere Stromzelle C_L zu aktivieren. Demgemäß geben die Einheitsstromzelle C_U1 und die untere Stromzelle C_L den Einheitsstrom I_U1 und den unteren Strom I_L auf die Ausgangsleitungen O_U1 und O_L aus. Der obere Strom I_o,mn, der Einheitsstrom I_U1 sowie der untere Strom I_L wer den aufsummiert, um den dem digitalen Wert entsprechenden Summenstrom Icum an den Datenbus zu liefern.

Wenn z. B. das Sourcepotential Vdd den Wert 5,0 V hat, sollte eine ausreichende Vorspannung angelegt werden, um die Tran sistoren P1-P4 zu sättigen. Wenn die Vorspannungsschaltung 90 eine Vorspannung V_bias von 3,0 V und eine Vergleichsspan nung V_comp von 2,0 V erzeugt, haben der obere, der Ein heits- und der untere Zellenstrom die Werte 408 µA, 102 µA bzw. 51 µA. Beim obigen Beispiel gilt Icum = (18.408 µA) + (1.102 µA) + (1.51 µA) = 7,497 µA.

Fig. 7 veranschaulicht das Layout jeder oberen Stromzelle C_m,n in der ersten Anordnung 10. Bei diesem Ausführungsbei spiel kann das in Fig. 4A dargestellte Layout der oberen Stromzellen verwendet werden, so dass obere Stromzellen, die in x- und y-Richtung einander benachbart sind, dieselbe Aus richtung aufweisen.

Fig. 8A veranschaulicht das Layout jeder oberen Stromzelle C_m,n in der ersten Anordnung 10, und Fig. 8B veranschau licht das Layout von vier benachbarten oberen Stromzellen gemäß einem alternativen Ausführungsbeispiel der Erfindung. Wie es dargestellt ist, weisen obere Stromzellen, die in x- und y-Richtung einander benachbart sind, umgekehrte Aus richtung auf.

Eine derartige umgekehrte Ausrichtung verbessert die differenziellen und integralen Nichtlinearitäten und verringert das durch unerwünschte di gitale Störsignale hervorgerufene Übersprechen. Wie es er sichtlich ist, müssen nicht alle oberen Stromzellen umge kehrte Ausrichtung aufweisen. Z. B. kann eine Gruppe oberer Stromzellen in der ersten Anordnung 10 die umgekehrte Aus richtung aufweisen.

Claims

1. Schaltung zum Umsetzen von digitalen b-Bit-Signalen in analoge Signa le, wobei b eine positive, ganze Zahl ist; mit
einer ersten Anordnung (100) einer Vielzahl von ersten Stromzellen (C_m,n), die in Zeilen- und Spaltenrichtung matrixförmig angeordnet sind und die jeweils einen ersten vorbestimmten Strom (I_o) erzeugen;
einer zweiten Anordnung (60) mit mindestens einer zweiten Stromzelle (C_U1, C_U2, C_U3, C_L1), die einen vorbestimmten zweiten Strom (I_UN, I_L) erzeugt, der eine andere Stärke als der vorbestimmte erste Strom (I_o) aufweist; und
einer Auswählschaltung (30, 50, 80), die so mit der ersten und der zwei ten Anordnung (100 bzw. 60) verbunden ist, dass abhängig von einem digita len Signal eine erste vorbestimmte Anzahl erster Stromzellen (C_m,n) und eine zweite vorbestimmte Anzahl zweiter Stromzellen (C_U1, C_U2, C_U3, C_L1) aus wählbar ist, um jeweils einen ersten bzw. einen zweiten Strom (I_O bzw. I_UN, I_L) zur Bildung eines dem digitalen Signal entsprechenden Stroms (I_cum) an eine Ausgangsleitung zu liefern,
wobei ausgehend von einer im Wesentlichen an einem zentralen Ort lie genden Stromzelle (C_1,1)
die ersten matrixförmig angeordneten Stromzellen (C_m,n) von der Auswählschaltung (30, 50) entsprechend einer ersten Anzahl von höher wertigen Bit (D8-D6) zeilenweise gruppenmäßig aktivierbar sind, und
die Stromzellen (C_m,n) einer weiteren Zeile entsprechend einer zweiten Anzahl von geringerwertigen Bit (D5-D3) einzeln spaltenweise aktivierbar sind.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Stärke des vorbestimmten ersten Stroms größer als diejenige des vorbestimmten zweiten Stroms ist.

3. Schaltung nach einem der vorstehenden Ansprüche, dadurch gekenn zeichnet, dass die zweite Anordnung (60) mindestens eine dritte Stromzelle aufweist, die so mit der Auswählschaltung (80) verbunden ist, dass eine aus gewählte dritte Stromzelle einen vorbestimmten dritten Strom mit einer Stär ke aufweist, die verschieden von der des vorbestimmten zweiten Stroms ist.

4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, dass der dritte Strom eine Stärke aufweist, die kleiner als der vorbestimmte zweite Strom ist.

5. Schaltung nach einem der vorstehenden Ansprüche, dadurch gekenn zeichnet, dass die Stärken des vorbestimmten ersten und zweiten Stroms ei nem vorbestimmten Verhältnis I₁ : I₂ genügen.

6. Schaltung nach Anspruch 5, dadurch gekennzeichnet, dass das vorbe stimmte Verhältnis I₁ : I₂ den Wert 4 : 1 hat.

7. Schaltung nach Anspruch 3, dadurch gekennzeichnet, dass die Stärken des ersten, zweiten und dritten vorbestimmten Stroms ein vorbestimmtes Ver hältnis I₁ : I₂ : I₃ aufweisen.

8. Schaltung nach Anspruch 7, dadurch gekennzeichnet, dass das vorbe stimmte Verhältnis I₁ : I₂ : I₃ den Wert 8 : 2 : 1 hat.

9. Schaltung nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, dass die Anzahl n₁ der ersten Stromzellen (C_min) dem ganzzahligen Abrun dungswert (2^b-1)/I₁ entspricht.

10. Schaltung nach Anspruch 9, dadurch gekennzeichnet, dass die Anzahl n₂ zweiter Stromzellen (2^b-1) - n₁ × I₁ ist, wobei es sich um mindestens eine Zelle handelt.

11. Schaltung nach Anspruch 9, dadurch gekennzeichnet, dass die Anzahl n₂ zweiter Stromzellen (Cu₁, Cu₂, Cu₃) in der zweiten Anordnung (60) dem ganzzahligen Abrundungswert {(2^b-1) - n₁ × I₁}/I₂ entspricht, wobei es sich um mindestens eine Zelle handelt.

12. Schaltung nach Anspruch 11, dadurch gekennzeichnet, dass die Anzahl n₃ dritter Stromzellen (C_L1) in der zweiten Anordnung (60) dem Wert (2^b-1) - n₁ × I₁ - n₂ × I₂, wobei es sich um mindestens eine Zelle handelt.

13. Schaltung nach einem der vorstehenden Ansprüche, dadurch gekenn zeichnet, dass jede erste Stromzelle (C_min) ein vorbestimmtes Layout aufweist und die erste Anordnung (100) eine Gruppe von Stromzellen aufweist, von denen jede umgekehrte Ausrichtung zur benachbarten Stromzelle in der Gruppe aufweist.

14. Schaltung nach Anspruch 13, dadurch gekennzeichnet, dass benachbar te Stromzellen der Gruppe sowohl in Spalten als auch Zeilenrichtung umge kehrte Ausrichtung des vorbestimmten Layouts aufweisen.

15. Schaltung nach einem der vorstehenden Ansprüche, dadurch gekenn zeichnet, dass jede Stromzelle unter den ersten und den zweiten Stromzellen folgendes aufweist:
eine zwischen ein erstes Potential (Vdd) und einen Knoten (N1) geschal tete Stromquelle (12) und
eine Umschaltstufe (14), die mit dem Knoten (N1) verbunden ist und ih rerseits folgendes umfasst:

a) in Reihe geschaltete Transistoren (P6, P7), die zwischen den Knoten (N1) und eine auf einem zweiten Potential liegende Ausgangsleitung (/Un) geschal tet sind;
b) einen ersten Transistor (P5), der parallel zu den in Reihe geschalteten Transistoren (P6, P7) geschaltet ist, und
c) einen zweiten Transistor (P8), der zwischen den Knoten und die Aus gangsleitung geschaltet ist.

16. Schaltung nach Anspruch 15, dadurch gekennzeichnet, dass die Strom quelle (12) eine vorbestimmte Anzahl m von parallel geschalteten Transistoren (P1, P2, P3, P4) aufweist, von denen jeder eine vorbestimmte Kanalbreite W aufweist.

17. Schaltung nach Anspruch 16, dadurch gekennzeichnet, dass der erste und der zweite Transistor (P5, P8) der Stromzelle eine Kanalbreite von m.W aufweisen.

18. Schaltung nach Anspruch 16 oder 17, dadurch gekennzeichnet, dass die Zahl m gleich dem vorbestimmten Verhältnis I₁ : I₂ der Stärken der vorbe stimmten ersten und zweiten Ströme ist.

19. Schaltung nach Anspruch 18, dadurch gekennzeichnet, dass die Strom quelle der zweiten Stromzelle die Anzahl I₃ von parallel geschalteten Transis toren aufweist.

20. Schaltung nach Anspruch 18, dadurch gekennzeichnet, dass die Strom quelle der dritten Stromzelle einen dritten Transistor mit der vorbestimmten Kanalbreite (I₃/I₂) × W aufweist.

21. Schaltung nach einem der vorstehenden Ansprüche, dadurch gekenn zeichnet, dass die Auswählschaltung folgendes aufweist:
eine erste (20, 40) und eine zweite (70) Latchschaltung, die mit der ers ten (100) bzw. zweiten (60) Anordnung verbunden sind; und
einen ersten (30, 50) und einen zweiten (80) mit der ersten bzw. zweiten Latchschaltung verbundenen Dekodierer, die so angeschlossen sind, dass sie das digitale Signal empfangen.

22. Schaltung nach Anspruch 21, dadurch gekennzeichnet, dass sowohl die erste als auch die zweite Latchschaltung (20, 40) jeweils eine Vielzahl von Lat cheinheiten mit einem ersten und einem zweiten Inverter (110, 120) aufwei sen, die auf Taktsignale reagieren und die mit Verdrahtungsleitung verbun den sind, die eine Kapazität zum Einspeichern des Ausgangssignals des ers ten Inverters für eine vorbestimmte Zeitspanne aufweist.

23. Stromzelle nach einem der Ansprüche 15-20, dadurch gekennzeichnet, dass das erste und das zweite Potential ein Quellen- ein Massepotential sind und der erste und der zweite Transistor PMOS-Transistoren sind.

24. Stromzelle nach einem der Ansprüche 15-20, dadurch gekennzeichnet, dass Steuerelektroden der in Reihe geschalteten Transistoren (P11, P12) mit einander verbunden sind und sie das erste Potential (Vdd) empfangen.