DE19680542C2 - Logiksignal-Auswahlschaltung - Google Patents

Description

Die vorliegende Erfindung betrifft eine Logiksignal-Auswahlschaltung zum Auswählen eines Hochfrequenz-Logiksignals und Ausgeben des ausgewählten Logiksignals mit einer hohen Zeitauflösung.

Aufgrund der steigenden Betriebsgeschwindigkeit von elektronischen Schaltungen ist für in derartigen elektronischen Vorrichtungen verwendete elektrische Signale eine höhere Zeitauflösung erforderlich. Insbesondere muß eine Logiksignal-Auswahlschaltung, die aus vielen Logiksignalen ein Logiksignal selektiv ausgibt, eine hohe Zeitauflösung besitzen.

Fig. 7 zeigt ein Beispiel einer allgemein in der bekannten Technik eingesetzten Logiksignal-Auswahlschaltung. In diesem Beispiel entspricht die Anzahl von an einer OR- Schaltung anliegenden Eingangssignalen mit negativer Logik der Anzahl von an einer NAND-Schaltung anliegenden Eingangssignalen n.

Fig. 8(a) zeigt ein Beispiel einer durch eine CMOS-Schaltung gebildeten OR-Schaltung mit n Negativlogik-Eingängen. Bei diesem Schaltungsbeispiel sind n durch n-Kanal MOS- Feldeffekttransistoren gebildete Gatter in Reihe geschaltet, während n durch p-Kanal MOS-Feldeffekttransistoren gebildete Gatter parallelgeschaltet sind. Da ein p-Kanal MOS- Feldeffekttransistor die Verdrahtungskapazität der Schaltung und eine Gatterkapazität der nächsten Stufe treibt, nimmt demzufolge eine ansteigende Flanke des Signalverlaufs eines Ausgangssignals innerhalb einer relativ kurzen Übergangszeit einen hohen Pegel an. Wie in Fig. 8(b) gezeigt, dauert es jedoch relativ lange, bis eine abfallende Flanke des Signalverlaufs des Ausgangssignals auf einen niedrigen Pegel abgefallen ist, da n Stufen der n-Kanal MOS-Feldeffekttransistoren die Verdrahtungskapazität der nächsten Stufe treiben. Der Grund dafür liegt in dem durch die Reihenschaltung der n MOS- Feldeffekttransistoren verursachten hohen Gesamt-Durchschaltwiderstand.

Fig. 9 zeigt ein Beispiel einer Logiksignal-Auswahlschaltung mit Transfergattern. Bei diesem Beispiel treibt ein eingeschaltetes Transfergatter über dessen Durchschaltwiderstand R eine Kapazität C von anderen ausgeschalteten n-1 Transfergattern. Daher werden die steigenden und fallenden Flanken des Signalverlaufs an einem verdrahteten OR-Ausgang der Transfergatter durch die Kapazität C und den Widerstand R beeinflußt. Diese Schaltungsbeispiele sind daher nicht als Signalauswahl-Schaltung für Hochfrequenzsignale geeignet.

In der US 4,986,666 A ist eine Decodierschaltung zum Einsatz in einer Halbleiterspeicheranordnung beschrieben, wobei die Decodierschaltung mehrere Pufferschaltungen und NAND-Gatter umfaßt. Jede Pufferschaltung empfängt ein Eingangssignal und besteht jeweils aus Transistoren, Widerständen und Emitterfolgern. Die Ausgangsanschlüsse sind auf bestimmte Art und Weise mit den Eingangsanschlüssen der einzelnen NAND-Gatter verbunden, wobei jedes NAND- Gatter in Form einer ECL-Schaltung ausgebildet ist und als Ausgangssignal eine bestimmte logische Kombination der einzelnen Eingangssignale ausgibt.

Darüber hinaus ist aus der EP 0 347 983 A2 eine elektronische Verzögerungsschaltung bekannt, die ein Eingansimpulssignal um eine veränderbare Verzögerungszeit verzögert, ohne dabei die Impulsbreite zu verändern. Das Eingangsimpulssignal wird zusammen mit einem Referenzsignal parallel drei Komparatoren zugeführt. Die Ausgangssignale von zwei dieser drei Komparatoren werden miteinander kombiniert einer Impulsformungsschaltung zugeführt, die Verzögerungsstromimpulse für die ansteigenden und abfallenden Flanken des Eingangsimpulssignals erzeugt. Diese Verzögerungsstromimpulse werden zu dem Ausgangssignal des dritten Komparators hinzuaddiert, um somit ein verzögertes Ausgangsimpulssignal zu erhalten.

Aus Patents Abstracts Of Japan, Sect. E, Vol. 8 (1984), Nr. 107 (E-245) & JP 59- 22436 A ist schließlich eine veränderbare Verzögerungsschaltung bekannt, die mit hoher Genauigkeit eine stabile Verzögerungszeit zwischen zwei Eingangssignalen einstellt. Zu diesem Zweck umfaßt die Verzögerungsschaltung eine Treiberschaltung, der die beiden Eingangssignale zugeführt werden. Die Ausgänge der Treiberschaltung sind jeweils über ein CR-Netzwerk mit einem Differenzverstärker verbunden. Die CR- Netzwerke umfassen jeweils einen Widerstand sowie eine durch einen DA-Wandler vorgespannte Varaktordiode. Die Verzögerungszeit kann durch Verändern des Eingangssignals des DA-Wandlers variiert werden. Der Differenzverstärker gibt an seinen beiden Ausgängen die verarbeiteten Eingangssignale aus.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Logiksignal- Auswahlschaltung zu schaffen, die ein Hochfrequenz-Logiksignal mit hoher Zeitauflösung auswählen kann.

Diese Aufgabe wird gemäß der vorliegenden Erfindung durch eine Logiksignal- Auswahlschaltung mit den Merkmalen des Anspruches 1 gelöst.

Die Logiksignal-Auswahlschaltung der vorliegenden Erfindung umfaßt einen Eingangsstrom-Leseverstärker 320, dem ein einem Ausgangssignal eines Äquivalenzmittenstromgenerators 310 entsprechender Schwellenwert und über Transfergatter Eingangssignale mit einem positiven logischen Wert zugeführt werden, einen Eingangsstrom-Leseverstärker 321, dem ein einem Ausgangssignal eines Äquivalenzmittenstromgenerators 311 entsprechender Schwellenwert und über Transfergatter Eingangssignale mit einem negativen logischen Wert, zugeführt werden, einen Differenzverstärker 340, der ein Ausgangssignal des Eingangsstroms-Leseverstärkers 320 empfängt und verstärkt, dessen Verzögerungszeiten durch eine Verzögerungszeiteinstelleinrichtung 330 genau eingestellt werden, einen Differenzverstärker 341, der ein Ausgangssignal des Eingangsstrom-Leseverstärkers 321 empfängt und verstärkt, dessen Verzögerungszeiten durch eine Verzögerungszeiteinstelleinrichtung 331 genau eingestellt werden, und eine Logikschaltung 350, die die Ausgangssignale der beiden Differenzverstärker 340 und 341 empfängt und aus den beiden Ausgangssignalen eine logische Summe erzeugt.

Da in dem Eingangssignal des Eingangsstrom-Leseverstärkers keine Spannungsänderungen auftreten, fließt kein Strom zu der Kapazität C der Transfergatter, die ausgeschaltet und an den Eingang des Eingangsstrom-Leseverstärkers angeschlossen sind. Demzufolge kann das ausgewählte Eingangssignal mit einer hohen Zeitauflösung und hoher Geschwindigkeit ausgegeben werden.

Durch Aufteilen der einen positiven logischen Wert aufweisenden Eingangssignale und der einen negativen logischen Wert aufweisenden Eingangssignale in getrennte Gruppen und durch Anlegen der derartig getrennt klassifizierten Eingangssignale an die entsprechenden Eingangsstrom-Leseverstärker können des weiteren die Verzögerungszeiten der getrennten Eingangssignalgruppen unabhängig voneinander gesteuert werden. Daher kann das ausgewählte Eingangssignal mit einer hohen Zeitauflösung und hoher Geschwindigkeit unabhängig von den einen positiven oder negativen logischen Wert aufweisenden Eingangssignalen ausgegeben werden.

Fig. 1 zeigt ein Blockdiagramm einer Schaltung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.

Fig. 2 zeigt ein schematisches Schaltbild eines Eingangsstrom-Leseverstärkers der vorliegenden Erfindung.

Fig. 3 zeigt ein schematisches Schaltbild eines weiteren Eingangsstrom-Leseverstärkers der vorliegenden Erfindung.

Fig. 4 zeigt ein Blockschaltbild eines Taktsignalgenerators mit der erfindungsgemäßen Logiksignal-Auswahlschaltung.

Fig. 5 zeigt ein Blockschaltbild des Taktsignalgenerators, wobei die einen positiven bzw. negativen logischen Wert aufweisenden Eingangssignale erfindungsgemäß getrennt bereitgestellt werden.

Fig. 6 zeigt ein Blockschaltbild der Logiksignal-Auswahlschaltung, wobei die einen positiven bzw. negativen logischen Wert aufweisenden Eingangssignale erfindungsgemäß getrennt bereitgestellt werden.

Fig. 7 zeigt ein Schaltbild einer in der bekannten Technik verwendeten Logiksignal- Auswahlschaltung.

Fig. 8 zeigt ein schematisches Schaltbild einer CMOS-OR-Schaltung mit n Negativlogik­ eingängen.

Fig. 9 zeigt ein schematisches Schaltbild einer Logiksignal-Auswahlschaltung mit Transfergattern.

Nachfolgend wird ein Ausführungsbeispiel der vorliegenden Erfindung beschrieben.

Fig. 1 zeigt ein erstes Ausführungsbeispiel der vorliegenden Erfindung. Diese Schaltung besteht aus einer Eingangssignal-Auswahlschaltung 10, die aus n Eingangssignalen ein Eingangssignal auswählt, sowie einem an einer verdrahteten OR-Schaltung angeschlossenen Eingangsstrom-Leseverstärker 20. Da die Eingangsimpendanz des Eingangsstrom-Leseverstärkers 20 nahezu Null ist, werden durch die Eingangssignale keine Spannungsänderungen verursacht. Demzufolge fließt an einem Eingangspunkt A kein Strom zu einer Streukapazität C, so daß bei diesem Ausführungsbeispiel die Existenz der Streukapazität vernachlässigt werden kann.

Somit wird eine Hochgeschwindigkeits-Logiksignal-Auswahlschaltung mit hoher Zeitauflösung erhalten, wobei durch die Kapazität keine Verzögerungszeiten in der ansteigenden und abfallenden Flanke eines Eingangssignals hervorgerufen werden.

Fig. 2 zeigt Beispiele des Eingangsstrom-Leseverstärkers, wobei in Fig. 2(a) Transistoren, in Fig. 2(b) MOS-Feldeffekttransistoren und in Fig. 2(c) Differenzverstärker verwendet werden. In jedem dieser Schaltungsbeispiele verändert sich aufgrund des ausgewählten Eingangssignales ein dem Eingangsstrom-Leseverstärker zugeführter Eingangsstrom, und es wird eine entsprechende Ausgangsspannung erhalten.

Fig. 3 zeigt ein Beispiel eines aus CMOS-Transistoren bestehenden Eingangsstrom- Leseverstärkers. Auch bei diesem Beispiel verändert sich in Übereinstimmung mit dem ausgewählten Eingangssignal der dem Eingangsstrom-Leseverstärker zugeführte Eingangsstrom, und es wird eine entsprechende Ausgangsspannung erhalten. Bei diesem Schaltungsbeispiel wird durch Einstellen eines einem Anschluß I_adj zugeführten Stromes ein Schwellenstromwert für den Eingangsstrom festgelegt. Somit kann die Verzögerungszeit des Logiksignales beliebig eingestellt werden.

Bei diesem Beispiel ist es des weiteren auch möglich, auf die Transistoren Q2 und Q9 zu verzichten und die Transistoren Q1 und Q8 direkt mit Konstantstromquellen I₁ bzw. I₂ zu verbinden. In diesem Fall sind trotz einer sich verändernden Eingangssignalspannung die durch die Kapazität verursachten Verzögerungszeiten in der ansteigenden und abfallenden Signalflanke gering, da die Eingangsimpedanz ausreichend klein ist.

Des weiteren ist es bei diesem Beispiel auch möglich, einen Eingangsstrom Leseverstärker durch Invertieren aller p-Kanal und n-Kanalfeldeffekttransistoren sowie der Spannungsquellen V_DD und V_SS zu bilden.

Nachfolgend werden weitere Ausführungsbeispiele erläutert. Fig. 4 zeigt ein zweites Ausführungsbeispiel der vorliegenden Erfindung. Dieses Ausführungsbeispiel zeigt ein Blockschaltbild einer Taktsignalgeneratorschaltung mit einer Logiksignal- Auswahlschaltung. Die Bestandteile der in diesem Blockdiagramm gezeigten Schaltung können auf folgende Funktionsblöcke aufgeteilt werden:

• 1. Veränderbare Verzögerungsschaltung 120.
  Die veränderbare Verzögerungsschaltung 120 umfaßt n Stufen von in Reihe geschalteten veränderbaren Verzögerungselementen 121. Dabei entspricht m einer für die Taktgebung erforderlichen Zahl, durch welche eine Taktperiode CLK geteilt wird. Die Summe aller Verzögerungszeiten der m Stufen der veränderbaren Verzögerungselemente 121 wird mit Hilfe einer Rückkopplungsschaltung 150 derart gesteuert, daß sie einer Taktzeit entspricht.
• 2. Phasenkomperator 140.
  Der Phasenkomperator 140 ist eine Schaltung, die proportional mit einer Phasendifferenz zwischen an zwei Eingangssignalen anliegenden Signale e1 und e2 ein elektrisches Strom- oder Spannungssignal ausgibt. Der Phasenkomperator 140 kann eine Ladungspumpeinrichtung beeinhalten. Das Signal e1 entspricht dem Ausgangssignal der letzten Stufe der veränderbaren Verzögerungsschaltung 120, welches gegenüber dem Taktsignal CLK um eine Taktperiode verzögert ist, und das Signal e2 entspricht dem Taktsignal CLK.
• 3. Rückkopplungsschaltung 150.
  Die Rückkopplungsschaltung 150 soll die Frequenzeigenschaften eines durch die veränderbare Verzögerungsschaltung 120, den Phasenkomperator 140 und die Rückkopplungsschaltung 150 gebildeten Phasenregelkreises 100 (phase locked loop (PLL)) bestimmen.
• 4. Eingangssignal-Auswahlschaltung 110.
  Die Eingangssignal-Auswahlschaltung 110 soll aus m Ausgangssignalen der in der veränderbaren Verzögerungsschaltung 120 vorhandenen veränderbaren Verzögerungselemente 121 ein Ausgangssignal auswählen, das von einem Eingangsstrom- Leseverstärker 20 als ein Taktsignal erzeugt werden soll.
• 5. Decoder 160.
  Der Decoder 160 erzeugt abhängig von den Verzögerungsdaten ein Auswahlsignal zur Auswahl eines Signals aus den m Ausgangssignalen der in der veränderbaren Verzögerungsschaltung 120 vorhandenen veränderbaren Verzögerungselemente 121.

Um die genaue Verzögerungszeit mit einer Auflösung von 1/m der Taktsignalperiode erhalten zu können, steuert die Phasenregelkreisschaltung 100 die Verzögerungszeiten der veränderbaren Verzögerungselemente 121 der veränderbaren Verzögerungsschaltung 120 derart, daß die Verzögerungszeit eines veränderbaren Verzögerungselements dem Anteil 1/m der Periode des Taktsignals CLK entspricht. Demzufolge entspricht die Gesamtverzögerungszeit der veränderbaren Verzögerungselemente 121 einer Taktperiode des Taktsignales CLK.

Der Zeitunterschied der Ausgangssignale der veränderbaren Verzögerungselemente 121 der veränderbaren Verzögerungsschaltung 120 entspricht der durch m geteilten Taktperiode CLK. Eines dieser Ausgangssignale wird durch die Eingangssignal- Auswahlschaltung 110 ausgewählt und an den Eingangsstrom-Leseverstärker angelegt, von dem es in ein Spannungssignal umgewandelt und ausgegeben wird. Die an den Ausgängen der veränderbaren Verzögerungselemente auftretenden Taktsignale sind zeitlich sehr genau und die Taktsignalgeneratorschaltung dieses Ausführungsbeispiels, die die Eingangssignal- Auswahlschaltung und den Eingangsstrom-Leseverstärker 20 aufweist, besitzt eine ausreichend hohe zeitliche Auflösung.

Nachfolgend wird ein weiteres Ausführungsbeispiel der vorliegenden Erfindung beschrieben.

Werden als veränderbare Verzögerungselemente 221 Inverter eingesetzt, wird eine wie in Fig. 5 gezeigt aufgebaute Taktsignalgeneratorschaltung erhalten. In diesem Fall besitzen die an den Ausgängen der Inverter auftretenden und auszuwählenden Signale abwechselnd einen positiven oder negativen logischen Wert und werden einer Eingangssignal- Auswahlschaltung 210 zugeführt. Um die hohe zeitliche Auflösung und eine hohe Betriebsgeschwindigkeit erhalten zu können, werden die Positivlogik-Eingangssignale und die Negativlogik-Eingangssignale in Gruppen aufgeteilt und getrennt voneinander entsprechend vorgesehenen Eingangsstrom-Leseverstärkern zugeführt. Die logischen Werte oder Ausgangssignale der beiden Leseverstärker werden durch Differenzverstärker eingestellt.

Fig. 6 zeigt ein Blockschaltbild eines Beispiels einer Logiksignal-Auswahlschaltung, wobei die Eingangssignale auf eine Gruppe von Eingangssignalen mit einer positiven Logik und eine Gruppe von Eingangssignalen mit einer negativen Logik aufgeteilt worden sind. Dieses Schaltungsbeispiel umfaßt einen Eingangsstrom-Leseverstärker 320, dem ein einem Ausgangssignal eines Äquivalenzmittenstromgenerators 310 entsprechendes Schwellenwertsignal und über Transfergatter Eingangssignale mit einer positiven Logik zugeführt werden, einen Eingangsstrom-Leseverstärker 321, dem ein einem Ausgangssignal eines Äquivalenzmittenstromgenerators 311 entsprechendes Schwellenwertsignal und über Transfergatter Eingangssignale mit einer negativen Logik zugeführt werden, einen Differenzverstärker 340, der ein Ausgangssignal des Eingangsstrom-Leseverstärkers 320 empfängt und verstärkt, dessen Verzögerungszeiten durch eine Verzögerungszeiteinstelleinrichtung 330 genau eingestellt werden, einen Differenzverstärker 341, der ein Ausgangssignal des Eingangsstrom-Leseverstärkers 321 empfängt und verstärkt, dessen Verzögerungszeiten durch eine Verzögerungszeiteinstelleinrichtung 331 genau eingestellt werden, und eine Logikschaltung 350, die die beiden Ausgangssignale der Differenzverstärker 340 und 341 empfängt und daraus eine logische Summe bildet.

Aufgrund des oben beschriebenen Aufbaus weist die vorliegende Erfindung die folgenden Wirkungen auf:

Da in dem Eingangssignal des Eingangsstrom-Leseverstärkers keine Spannungsänderungen auftreten, fließt kein Strom zu der Kapazität C der ausgeschalteten und mit dem Eingang des Eingangsstrom-Leseverstärkers verbundenen Transfergatter. Demzufolge kann das ausgewählte Eingangssignal mit einer hohen zeitlichen Auflösung und mit hoher Geschwindigkeit ausgegeben werden.

Des weiteren können, durch Einteilen der Eingangssignale mit positiver Logik und der Eingangssignale mit negativer Logik in getrennte Gruppen und durch Anlegen der derart getrennt gruppierten Eingangssignale an die entsprechenden Eingangsstrom-Leseverstärker, die Verzögerungszeiten für die getrennten Eingangssignalgruppen unabhängig voneinander gesteuert werden. Demzufolge kann das ausgewählte Eingangssignal mit einer hohen zeitlichen Auflösung und hoher Geschwindigkeit unabhängig von den einen positiven bzw. negativen logischen Wert aufweisenden Eingangssignalen ausgegeben werden.

Die oben beschriebenen Merkmale der vorliegenden Erfindung sind insbesondere für Taktsignalgeneratorschaltungen nützlich, die eine hohe zeitliche Auflösung aufweisen müssen.

Claims (1)

1. Logiksignal-Auswahlschaltung, gekennzeichnet durch,
einen Eingangsstrom-Leseverstärker (320), dem ein einem Ausgangssignal eines Äquivalenzmittelstromgenerators (310) entsprechender Schwellenwert und über Transfergatter Eingangssignale mit einem positiven logischen Wert zugeführt sind,
einen Eingangsstrom-Leseverstärker (321), dem ein einem Ausgangssignal eines Äquivalenzmittenstromgenerators (311) entsprechender Schwellenwert und über Transfergatter Eingangssignale mit einem negativen logischen Wert zugeführt sind,
einen Differenzverstärker (340), der ein Ausgangssignal des Eingangsstrom- Leseverstärkers (320) empfängt und verstärkt, dessen Verzögerungszeiten durch eine Verzögerungszeiteinstelleinrichtung (330) genau eingestellt werden,
einen Differenzverstärker (341), der ein Ausgangssignal des Eingangsstrom- Leseverstärkers (321) empfängt und verstärkt, dessen Verzögerungszeiten durch eine Verzögerungszeiteinstelleinrichtung (331) genau eingestellt werden, und
eine Logikschaltung (350), die die beiden Ausgangssignale der Differenzverstärker (340, 341) empfängt und daraus eine logische Summe bildet.