KR940002857B1 - 반도체 메모리 장치 - Google Patents

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KR940002857B1
KR940002857B1 KR1019880015579A KR880015579A KR940002857B1 KR 940002857 B1 KR940002857 B1 KR 940002857B1 KR 1019880015579 A KR1019880015579 A KR 1019880015579A KR 880015579 A KR880015579 A KR 880015579A KR 940002857 B1 KR940002857 B1 KR 940002857B1
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노리유끼 혼마
히사유끼 히구찌
요우지 이데이
히로아끼 난부
요시아끼 사꾸라이
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가부시끼가이샤 히다찌세이사꾸쇼
미다 가쓰시게
히다찌디바이스 엔지니어링 가부시끼가이샤
다게이 유기오
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Abstract

내용 없음.

Description

반도체 메모리 장치
제1도는 종래의 디코더회로의 구성의 1예를 도시한 도면.
제2도~제4도는 래치기능을 갖지 않는 센스회로의 구성예를 도시한 도면.
제5도는 본 발명의 실시예의 반도체 메모리장치의 전체구성을 나타내는 블럭도.
제6도는 메모리장치에서의 신호전달경로 및 액세스시간의 내역의 1예를 도시한 도면.
제7도는 본 발명의 실시예의 변형예에서의 메모리 어레이중의 매트배치를 나타내는 도면.
제8도는 제2도의 센스회로에 래치회로를 부가한 본 발명의 실시예의 센스회로를 도시한 도면.
제9도 및 제10도는 제2도의 센스회로에 래치회로를 부가한 본 발명의 다른 실시예의 센스회로의 구성도.
제11도 및 제12도는 제3도의 센스회로에 래치회로를 부가한 본 발명의 다른 실시예의 센스회로의 구성도.
제13도는 제4도의 센스회로에 래치회로를 부가한 본 발명의 다른 실시예의 센스회로의 구성도.
제14도는 본 발명의 반도체회로의 실시예의 디코더회로의 구성도.
제15도 및 제16도는 본 발명의 반도체회로의 다른 실시예의 디코더회로의 구성도.
제17도는 방전용 전류원회로의 예를 도시한 도면.
제18도는 본 발명에 따른 디코더회로의 출력으로 구동하는 메모리회로의 1예를 도시한 도면.
제19도는 본 발명의 반도체회로의 다른 실시예를 도시한 다입력 ECL 게이트의 구성도.
제20도~제23도는 본 발명의 반도체회로의 다른 실시예의 디코더회로의 구성도.
제24도는 본 발명의 메모리장치에서의 래치회로가 부가된 버퍼회로의 구성예를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리회로 2 : 메모리셀 어레이
3 : 입력버퍼 4 : 어드레스 디코더
5 : 센스회로 6 : 출력버퍼
7 : DI버퍼 8 : WE버퍼
9 : R/W버퍼 D0,
Figure kpo00001
: 디지트선
Q1,Q2,Q3,QL1,QL2,QL3: 트랜지스터 QC1~QC6: 입력용 트랜지스터
QC7: 기준전압용 트랜지스터 Ib,ICS: 전류원
본 발명은 반도체 메모리장치에 관한 것으로, 특히 사이클 시간의 단축으로 고속동작이 가능한 파이프라인 동작형 반도체 메모리장치에 관한 것이다.
반도체 메모리장치내에 래치회로를 마련하는 것은 공지이다. 예를들면, 일본국 특허공개공보 소화58-128097호에서는 어드레스 디코더의 입력부(입력 버퍼부)에 어드레스 래치회로를, 데이타출력부(출력버퍼부)에 출력 래치회로를 마련하는 것이 개시되어 있다.
이와 같이 반도체 메모리장치내에 래치회로를 조립하면 래치회로사이의 회로의 동작지연 시간보다 약간 큰 사이클시간으로 메모리회로를 동작시키는 이른바 파이프라인 동작을 할 수 있고, 이것에 의해 메모리회로의 동작을 고속화할 수 있다.
그러나, 상기 종래 기술에서는 어드레스 래치회로와 출력 래치회로사이에 어드레스 디코더, 메모리셀 어레이부 및 센스회로가 삽입되고, 따라서 메모리 동작의 사이클시간을 이들 3개의 회로의 동작 지연시간의 합계보다 짧게하는 것은 불가능하였다.
다음에 메모리장치중의 센스회로의 구성예로써는, 예를들면 (1) IEEE Transactions on Electron Devices, vol, ED-26, No.6, 1979년 6월, P.886~892에서의 "A 4K-bit Static I2L Memory"(Kawarada 등), (2) 일본국 특허공개공보 소화53-39049호, 또는 (3) ESSCIRC-85 Digest of Technical Papers, 1985년 9월 P.166~176에서의 "A 12ns/350mW 16Kb ECL Compatible RAM"(Okada 등)에서 개시된 것이 알려져 있다.
또, 메모리장치내의 어드레스 디코더회로로써 사용되는 반도체회로의 종래 기술로써는 바이폴라 메모리의 디코더회로의 하나로써 ECL 게이트에 의한 와이어드 OR와 NAND 게이트를 조합시키는 방식의 회로가 잘 알려져 있다(예를들면 일본국 실용신안등록번호 "1481216"참조).
제1도에 종래부터 사용되어 온 ECL 게이트에 의한 디코더회로의 1예를 도시한다. 이 도면에는 XB0,XB1,XB2의 3개의 버퍼회로를 나타내고 있다. 버퍼회로 XB0은 2개의 트랜지스터 Q1및 Q2, 2개의 저항 R1및 R2, 전류원 IS, 8개의 에미터 플로워 EF1,...EF5로 구성되어 있다. XB1 및 XB2도 같은 구성을 하고 있다. 각 에미터 플로워의 출력은 부분적으로 디코드를 실행하기 위해 적당한 조합으로 와이어드 OR된다. 이 도면의 예에서는 버퍼회로(XB0,XB1,XB2의 출력이 와이어드 OR되어서
Figure kpo00002
,...X2.X1.X0의 8개의 부분 디코드 출력이 얻어진다. 이들 출력은 입력어드레스가 특정의 조합으로 되었을때, 예를들면 출력
Figure kpo00003
는 모든 입력 X0.X1.X2가 전부 고레벨로 되었을때에만 저레벨로 된다. 제1도에서는 NAND 게이트 GO의 1개의 입력(트랜지스터 QC1의 베이스)에는 출력
Figure kpo00004
가 접속되어 있다.
상기 종래 방식의 디코더회로에서는 와이어드 OR의 갯수가 많으면, 그것에 의한 지연시간의 증가가 크고, 또 와이어드 OR의 갯수를 적게하면, 와이어드 OR 출력을 받는 ECL 게이트의 NAND 입력수가 많아지고, 그 결과 NAND 게이트의 콜렉터 시정수가 커져서 지연시간이 크게된다. 실용적으로는 양자 사이에서 적당히 타협한 점에서 설계가 실행되므로 고속화하는 것이 곤란하다. 그러므로, 고속용 디코더로써는 풀업회로를 구비한 트랜지스터 게이트(일본국 특허공고공보 소화60-20836호 참조)도 사용되고 있다. 일반적으로, 이 방식의 디코더에서는 디코더선의 진폭이 워드선 진폭에서 결정되어 비교적 진폭이 크다. 따라서 이 방식의 디코더를 고속화하는 유력한 방법의 하나는 디코더선을 저진폭화하는 것이지만, 저진폭화하면 출력레벨이 어드레스 입력의 논리적인 조합에 따라서 대폭적으로 변동하는 등 결점이 발생하므로 더욱 고속화하는 것이 곤란하다. 또, 이 방식의 디코더는 상술한 와이어드 OR와 ECL 게이트를 조합한 방식의 디코더에 비하면, 매우 고속이지만, 회로구성이 복잡하고 설계가 매우 어렵다는 것 및 디코더선에 큰 전류를 흐르게 하기 때문에 배선폭의 저감이 어려워 미세화가 곤란하다는 문제도 있다.
본 발명의 목적은 상기 종래 기술에 의한 동작사이클 시간의 한계를 넘는 고속동작이 가능한 반도체 메모리장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 고속동작이 가능한 반도체 메모리장치에 사용해서 적합한 센스회로를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 고속동작이 가능한 반도체 메모리장치에서의 어드레스 디코더회로로써 사용하는데 적합한 반도체회로를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 메모리장치에서는 반도체 메모리장치내의 디코더회로(어드레스 디코더) 및 센스회로중 적어도 한쪽에 래치기능을 갖게 한 구성으로 한다. 이들 양쪽의 회로가 모두 래치기능을 갖는 것이 더욱 바람직하다. 보다 구체적인 수단으로써는 어드레스 디코더 또는 센스회로 자체가 그 내부에 래치기능을 갖는 구성으로 한다. 상세한 회로구성의 예에 대해서는 실시예중에서 상세하게 기술한다. 이러한 구성에 의한 본 발명의 메모리장치에 따르면, 상술한 종래 기술에서 기술한 입력버퍼부 및 출력버퍼부의 래치에 부가해서 이 양 래치사이에 위치하는 어드레스 디코더, 또는 센스회로에 있어서도 래치할수 있게 된다. 따라서, 각 래치사이에 삽입되는 회로의 동작 지연시간의 합계를 더 짧게할 수 있고, 이것에 의해 메모리동작의 사이클 시간의 단축, 즉, 동작의 고속화가 가능해진다. 이 동작의 고속화를 달성하는 것에 대해 보다 상세하게 설명한다. 본 발명의 메모리장치와 같이 여러개의 일련의 구성요소를 갖는 장치에 있어서, 이들 각 구성요소열에 순차적으로 신호가 전달되어 가는 경우에는 요소열중의 소정 장소를 래치회로로 구획하고, 클럭에 따라서 신호의 전달을 제어하는, 이른바 파리프라인 동작을 실행할 수 있다. 이 파리프라인 동작자체는 예를들면 고속 프로세서회로의 내부등에서 실행되고 있는 것이다. 이 파라프라인 동작에 잇어서는 래치회로로 구획된 구간내의 회로의 동작지연시간보다 약간 긴 클럭 사이클을 설정하고, 이 클럭에 따라서 래치회로에 유지되어 있던 정보를 다음단의 회로에 전달한다. 즉, 동일한 클럭 사이클에 있어서, 상기의 래치회로로 구획된 각 구간내에서는 각각의 처리가 별도로 실행되고, 또 입력된 특정한 정보에 대해서 보면 각 클럭마다 다음 구간으로 순차적으로 전달되어가게 된다. 따라서, 래치회로사이에 삽입되는 회로의 동작지연시간을 단축하는 것에 의해, 파이프라인 동작을 제어하는 클럭의 사이클을 단축할 수 있고, 이것에 의해 메모리장치 전체로써의 고속동작이 가능해진다.
또, 본 발명의 센스회로는 그 센스 출력부에 병렬로 커렌트 스위치를 접속하고, 이것에 의해 센스출력 래치하는 기능을 갖도록 한 것이다. 보다 구체적인 수단의 개시로서는 커렌트 스위치를 추가하는것에 의해 센스출력을 피드백하고, 클럭에 의해 센스회로가 추가된 커렌트 스위치의 어느쪽인가의 한쪽으로 전류를 전환하는 것에 의해 래치를 구성한다. 또, 래치기능을 같게 하기 위하여 추가한 상술한 회로이외의 부분의 회로로써는 종래 공지의 콜렉터 도트형 센스회로를 사용할 수 있다. 래치기능을 갖지 않는 콜렉터 도트형 센스회로의 구성으로서는 예를들면 제2도~제4도에 도시한 바와 같은 회로를 들 수 있다. 이들 회로는 상기 종래 기술에서 언급한 각 문헌중에 개시된 회로를 변경한 것이다.
상술한 구성에 따른 본 발명의 센스회로에 의하면 종래의 센스회로에 약간의 변경을 부가하는 것만으로 센스회로에 래치기능을 갖게 할 수 있고, 이때의 회로의 점유면적(래치면적) 또는 메모리 액세스시간의 증가라는 장해는 극히 미소하다.
또, 본 발명의 센스회로에 관한 기술은 종래 공지의 센스회로의 출력에 종래 공지의 래치회로를 종속 접속하는 센스회로와 래치회로의 단순한 조합과는 분명하게 다른 것으로, 센스회로 그 자체의 내부에 그 센스 출력과 병렬로 래치기능 부분이 접속되는 점에 특징이 있다.
또, 본 발명의 어드레스 디코더에 적합한 반도체회로는 에미터 및 콜렉터를 각각 공통으로 접속한 여러개의 입력용 트랜지스터와 상기 여러개의 입력용 트랜지스터와 에미터를 공통으로 접속한 기준 전압용 트랜지스터를 갖는 반도체회로로써 상기 공통 콜렉터의 전위변동을 억제하는 억제수단을 마련한 것에 특징이 있다.
상기 억제수단은 에미터가 상기 여러개의 입력용 트랜지스터의 공통 콜렉터에, 베이스가 저임피던스의 전압원에 , 콜렉터가 부하저항에 각각 접속되어 있는 트랜지스터를 갖는 것에 특징이 있고, 또 상기 공통 콜렉터에 전류원을 접속한 것에도 특징이 있다.
또, 상기 여러개의 입력용 트랜지스터의 베이스에 여러개의 버퍼회로의 출력을 인가하는 것에 의해 상기한 반도체 회로를 동작시킬 수 있다.
본 발명에 있어서, 반도체회로를 구성하는 NAND 게이트의 공통 콜렉터 노드는 트랜지스터로 클램프되어 이 노드의 전압진폭은 매우 작아진다. 따라서, NAND 게이트의 입력수(입력용 트랜지스터등의 갯수)를 증가해도 지연시간의 증가는 매우 적다. 그래서, NAND 게이트의 입력수를 증가시키고, 대신에 에미터 폴로워에 의한 와이어드 OR의 수를 매우 적게하던가, 또는 와이어드 OR를 실행하지 않는 것에 의해 버퍼회로 및 에미터 폴로워의 응답을 매우 고속화 할 수 있다.
제5도는 본 발명의 반도체 메모리장치의 전체구성을 나타내는 블럭도이다. 본 실시예에서는 종래 기술에서의 입력버퍼부 및 출력버퍼부의 래치에 부가해서 어드레스 디코더 및 센스회로의 양쪽에 래치기능을 갖는 메모리회로의 예를 나타낸다. 또, 제5도의 각 구성요소 전체는 1개의 LSI 칩내에 탑재할 수 있으며, 본 실시예는 그와 같은 경우의 예를 나타낸 것이다.
메모리회로(1)중의 메모리셀 어레이(2)는 X 및 Y어드레스에 의해 액세스된다. 메모리회로(1)에 입력되는 X 및 Y어드레스는 각각 입력버퍼(어드레스 버퍼) (3),(3') 및어드레스 디코더(4), (4')를 통해서 메모리 셀 어레이(2)에 입력된다. X 및 Y어드레스에 의해 액세스된 메모리셀(메모리 어레이중에 여러개 존재, 도시하지 않음)에서 리드된 데이타는 센스회로(5)에 의해 검지되고 출력버퍼(6)을 통해서 리드된다. 상술한 바와 같이, 입력버퍼(3),(3'), 어드레스 디코더(4),(4'), 센스회로(5) 및 출력버퍼(6)은 각각 그 내부에 래치기능을 갖고 있고, 제5도중에서는 래치기능을 그 내부에 갖는 구성요소를 2중 네모로 나타내고 있다. 또, (7)은 데이타 입력버퍼, (8)은 라이트 인에이블 버퍼, (9)는 R/W 버퍼회로이며, 이들 회로도 각각 래치기능을 갖는다.
제6도는 메모리장치에서의 액세스시간을 정하는 신호전달경로(상단) 및 각각의 구성요소에 대응하는 액세스시간의 내역의 1예(하단)을 나타낸 것이다. 제6도에서 알 수 있는 바와 같이 메모리 어레이를 제외한 각 회로를 래치화한 본 실시예의 경우에서는 각 회로 부분의 지연시간중 가장 큰 것보다 약간 긴 사이클, 즉 제6도중의 사이클 T1로 파이프라인 동작을 시킬 수 있다. 이것에 대해서 입력버퍼와 출력버퍼에만 래치를 갖는 종래 기술에 있어서 동작 사이클은 제6도중의 사이클 T2로 하지 않을 수 없다. 이와 같이 본 발명에 의한 메모리장치의 동작의 고속화는 극히 현저한 것이다.
또, 상술한 예에서는 입력버퍼, 어드레스 디코더, 센스회로, 출력버퍼를 래치화하고 있지만, 물론 이들 회로사이에 또 래치를 삽입하고, 다시 다단의 파이프라인 메모리를 구성해도 된다. 이와 같은 구성으로 한 경우의 변형예를 제7도에 따라 설명한다. 메모리칩내에서 메모리셀 어레이가 4개의 매트 M1-M4로 나누어져 있는 경우의 예이다. 각 매트는 제6도중의 어드레스 디코더에서 센스회로까지를 포함하는 것이다. 여기에서, 어드레스 입력(입력버퍼의 출력)의 하나가, 예를들면 패드 P1에 입력되는 경우를 고려한다. 이때, 매트 M3는 가깝지만 M2는 멀기때문에 어드레스 신호가 도달할때까지의 시간에 상당한 차이가 발생한다. 그래서, 이 차이를 조정하기 위하여, 예를들면 입력버퍼와 어드레스 디코더 사이에 래치를 마련하는 것이 바람직하다. 또, 출력신호가 패드 P2에서 칩외부로 나가는 것으로 하면, 반대로 M2는 가깝지만 M3은 멀어진다. 이경우에도 마찬가지로 신호 도달시간을 조정하기 위하여, 예를들면 센스회로와 출력버퍼사이에 래치를 마련하는 것이 바람직하다.
이하, 제5도에 도시한 메모리장치내의 각 구성요소에 대해서 설명한다.
우선, 상기 각 구성요소중 가장 특징적인 센스회로에 대해서 기술한다. 래치기능을 갖지 않는 센스회로의 구성예로서는 상술한 바와 같이 제2도~제4도에 도시한 것과 같은 회로가 고려되지만, 이하의 실시예에서 설명하는 센스회로는 이들 제2도~제4도의 회로에 래치기능을 갖게 한 것이고, 본 발명의 고속동작 메모리장치중의 센스회로로서 사용하는데 적합하다.
제8도는 제2도의 센스회로를 래치화한 실시예이다. 이 실시예에서는 트랜지스터 Q1,Q2,Q3등으로 이루어지는 센스회로와 병렬로 트랜지스터 QL1,QL2,QL3으로 이루어지는 회로를 부가하고 있다. QL1,QL2의 베이스에는 센스출력 S2,S1이 각각 인가되어 있다. QL3의 베이스에는 클럭신호
Figure kpo00005
가 인가된다. 클럭신호가 저레벨일때 센스전류 IS는 선택된 센스회로로 흐른다. 즉, 예를들면 열선택신호 Y0이 고레벨, 기타 모든 Yn등이 저레벨이라고 하면 선택된 메모리셀의 신호가 디지트 D0,
Figure kpo00006
에 나타난다. 이 신호에 따라서, 예를들면 Q1이 ON, Q2가 OFF로 되면 IS는 센스저항 RS1로 흘러 출력 S1이 저레벨로 된다. 한편, Q2는 OFF이므로, 저항 RS2에는 전류가 흐르지 않아 출력 S2는 고레벨로 된다. 이와 같은 상태하에서 클럭 CL가 Y0보다 고레벨로 전환되면 전류 IS는 QL3을 거쳐서 QL1또는 QL2의 어느 하나로 흐른다. 이 경우, S1이 저레벨, S2가 고레벨이므로, 트랜지스터 QL1이 ON, QL2가 OFF로 된다. 따라서, S1이 저레벨, S2가 고레벨의 상태가 래치되게 된다. 이 상태에서 클럭
Figure kpo00007
의 고레벨은 열선택신호 Y0-Yn의 고레벨보다 높기 때문에, 열선택신호가 전환되어도 래치된 상태는 영향을 받지 않는다. 열선택신호가 전환된 다음, 클럭에 부의 펄스가 인가되면 다음의 정보가 래치에 입력된다. 또, 제8도에서는 센스출력과 피드백 출력을 동일한 에미터 폴로워에서 인출하고 있지만, 각각 별개의 에미터 폴로워를 마련해도 좋다(이하의 실시예에서도 동일함). 또, 본 발명의 센스회로에서 클럭
Figure kpo00009
를 저레벨로 고정해 두면, 종래의 센스회로와 완전히 동일한 동작을 시킬 수 있다(이하의 실시예에서도 동일함).
또, 메모리셀의 라이트 사이클에서는 리드 사이클과 동일 타이밍으로 클럭을 입력하여도 좋고, 전(前)의 사이클 정보를 그대로 유지하도록 센스회로로의 클럭을 금지해도 된다. 또, 라이트 사이클중은 저레벨 또는 고레벨이 반드시 출력되도록 하기 위하여 QL1,QL2,QL3등과 유사한 구성의 커렌트 스위치를 다시 병렬로 마련하고,
Figure kpo00010
보다 더 고레벨의 클럭에 의해 강제적으로 저레벨 또는 고레벨의 정보를 입력하도록 해도 된다(이와 같은 구성은 이하의 실시예에서도 마찬가지로 취할 수 있다).
제9도는 제2도의 센스회로를 래치화한 또 하나의 실시예이다. 제9도의 실시예는 제8도의 실시예와 거의 동일하지만, 트랜지스터 QL3의 베이스에는 일정한 기준전압이 인가되고, 한편 Q3의 베이스에는 클럭(정의 펄스)과 열선택신호의 AND 신호가 인가된다. 동작적으로는 제8도와 동일하다.
제10도는 제2도의 센스회로를 래치화한 또 하나의 실시예이다. 이 예에서 래치는 QL1-QL4, 전류원 IL에 의한 시리즈 게이트로 구성되어 있어 센스회로의 전류 IS를 래치로 전환하는 구성으로는 되어 있지 않다. 그대신, 예를들면 IL＞2IS로 되어 있다. 그러므로, 래치상태, 즉 QL3이 ON의 상태에서는 IL이 IS보다 크기 때문에 IS가 전환되어도 출력 S1, S2의 레벨은 변화하지만, 고저의 관계는 변화하지 않아 정보가 래치된다. QL3이 OFF로 되면, S1, S2의 고저 레벨의 관계는 메모리셀의 리드정보에서 결정된다. 이 상태에서 클럭이 전환되어 QL3이 ON으로 되면, 그 상태를 유지한채 S1, S2의 진동이 크게 되어 상태가 래치된다.
또, 설계에 따라서는 점선으로 표시한 바와 같이 다이오드로 QC1의 콜렉터를 클램프해도 된다. 또, QL1, QL2의 콜렉터는 QC1, QC2의 콜렉터가 아니라 점선으로 나타낸 바와 같이 QC1, QC2의 에미터에 각각 접속해되 된다.
제11도는 제3도의 센스회로를 래치화한 예이다. 이 예에서 센스트랜지스터 Q1, Q2의 에미터는 공통의 아니므로, QL1,QL2,QL3으로 이루어지는 래치회로와 QL4,QL5,QL6으로 이루어지는 래치회로의 2개를 구비하고 있다. 여기에서는 클럭
Figure kpo00011
가 저레벨에 있고, 또 Y0이 고레벨에서 Q1,Q2로 이루어지는 센스계가 선택되어 있는 것으로 하고, Q1을 ON, Q2를 OFF로 한다. 그 결과, 저항 RS1에 전류가 흘러 S1이 저레벨, S2가 고레벨로 된다. 이 상태에서 클럭
Figure kpo00012
가 고레벨(Y0의 고레벨보다 높다)로 되면, 전류 IR,
Figure kpo00013
는 각각 트랜지스터 QL3,QL6으로 흐르게 된다. QL3을 흐른 전류는 S1,SS의 레벨에 따라서 QL1또는 QL2로 흐른다. 이 경우, S1이 저레벨, S2가 고레벨이므로, QL1이 도통하고, 저항 RS1을 거쳐서 IR이 흐른다. 한편, 마찬가지로 해서
Figure kpo00014
는 QL5를 흐르기 때문에 RS2에는 흐르지 않는다. 따라서, 정보가 래치된다. 이 래치상태에서는 열선택신호 Y0-Yn이 전환해도 래치된 정보다 변화하진 않는 것은 상술한 실시예의 경우와 같다.
또, 이 실시예에서의 라이트 사이클에서는 래치의 유지상태를 벗어나야 하므로, 라이트 사이클중의
Figure kpo00015
는 저레벨로 유지할 필요가 있다. 이를 위한 논리회로는 당업자에게 명백하므로 설명은 생략한다.
제12도는 제3도의 센스회로에 대해서 제10도의 회로와 동일한 방법으로 래치화한 실시예이다. 동작은 제10도의 회로와 동일하므로 생략한다.
제13도는 제4도의 BiCMOS 회로의 센스회로에 본 발명을 적용한 실시예이다. 여기에서, CL이 고레벨,
Figure kpo00016
가 저레벨에 있고, 매트선택신호 M0이 고레벨에 있으며, Q1,Q2로 이루어지는 센스회로가 선택되어 있는 것으로 한다. 선택된 메모리셀의 기억정보에 따라서 Q1,Q2의 어느 것인가가 ON,OFF로 된다. 예를 들면 Q1이 ON, Q2가 OFF로 된다. 따라서, RS1에 전류가 흘러 S1이 저레벨, S2가 고레벨로 된다. 이 상태에서 CL이 저레벨,
Figure kpo00017
가 고레벨로 되면, 이제까지의 실시예와 마찬가지로 QL1이 ON, QL2가 OFF로 되어 정보가 래치된다.
이상 본 발명의 센스회로를 앞서 제2도~제4도에서 도시한 특정의 센스회로를 예로서 설명하였지만, 다른 형식의 센스회로에도 적용할 수 있는 것은 물론이다.
다음에, 본 발명의 디코더회로에 사용되는 반도체회로의 실시예에 대해서 설명한다.
제14도는 본 발명의 디코더회로에 대한 실시예를 도시한 회로구성도이다.
본 디코더회로는 여러개의 버퍼회로와 여러개의 NAND 게이트로 구성된다. 버퍼회로 XB0은 2개의 트랜지스터 Q1및 Q2, 2개의 저항 R1및 R2, 2개의 에미터 플로워(트랜지스터 Q3과 전류원 IE, 트랜지스터 Q4와 전류원 IE)로 구성된다. 그 이외의 버퍼회로 XB1-XB5도 도시하지 않았지만 동일한 구성이다. 이 버퍼회로의 출력은 NAND 게이트 G0의 입력 트랜지스터의 베이스에 각각 입력된다.
NAND 게이트 G0은 6개의 입력 트랜지스터 QC1-QC6과 기준 전압용 트랜지스터 QC7을 기본으로 하는 ECL 게이트로 구성되어 있다. 여기서, 특히, 본 실시예에서 트랜지스터 QC1-QC6의 콜렉터는 트랜지스터 QC8에 의해 클램프되고, 이 콜렉터 노드의 진폭은 수 10mV로 매우 작게 억제된다. 이 공통 콜렉터노드의 전압진폭은 ECL의 게이트전류 ICS와 트랜지스터 QC8에 흐르는 바이어스전류 Ib의 비로 결정된다. 즉 QC8의 베이스를 일정전압 VCL에 접속하고 있으므로, 공통콜렉터 C의 전위는 트랜지스터 QC8의 베이스와 에미터사이의 전압을 VBE로 해서
VCL-VBE
로 결정된다. 그런데, VBE는 그 에미터전류에 의해 결정되고, 전류가 I2와 I1일때 VBE의 차 ΔV는
ΔV=VBE(I2)-VBE(I1)=kT/qln(I2/I1)
로 표시된다. 단 k는 볼츠만 정수, T는 절대온도로 나타낸 접합온도, q는 전자의 전하이다. 실온에서는 kT/q≒26mV이다. 따라서, 예를 들어 Ib=ICS로 하면, ICS가 트랜지스터 QC1-QC6중의 어느 하나에 흘렀을때의 QC8의 에미터전류 I2=ICS+Ib와 어느것에도 흐르지 않았을때 전류 I1=Ib로 공통콜렉터 노드 C의 전압변화는 다음과 같이 된다.
ΔV≒2.6×ln(2)≒20mV
I2/I1의 비를 1에 가깝게 하면 할수록 상기의 전압변화는 작아지고, NAND 게이트의 입력수를 많게 해서 노드 C의 부유용량이 증가해도 고속화가 가능하게 된다. 그러나, 바이어스전류 Ib를 크게하면, NAND 게이트의 출력 고레벨이 낮아지므로, 경우에 따라서는 불합리한 점이 발생한다. 그래서, 예를 들면 Ib=(1/10) ICS로 하면,
ΔV≒26×1n(11)≒62mV
또, Ib=(1/20) ICS로 하면,
ΔV≒26×1n(21)≒79mV
로 되지만, 이 정도라면 전압변동은 그런데로 충분히 작아 고속화가 가능하다. 또, 가령 Ib=ICS/100으로 했다고 해도 ΔV≒120mV로서 상당한 고속화를 기대할 수 있다. 한편, 이 전류원 Ib를 사용하지 않는 경우, 트랜지스터 QC1-QC6이 OFF일때 QC8에 흐르는 전류 I1은 누설전류만으로 되고, 공통콜렉터 노드 C의 전압변동은 0.6V 정도(물론, 프로세스 다바이스의 특성에 따름)로 되어 지연시간이 매우 증가한다.
본 실시예에서 NAND 게이트(디코더)의 출력은 트랜지스터 QC8의 콜렉터 C'에서 에미터 폴로워의 트랜지스터 QC9(전류원 IF)를 거쳐서 인출된다. 이 출력은 다음에 기술하는 바와 같이 워드선의 구동이나 비트선 선택회로의 구동에 사용된다. 노드 C'의 부유용량은 NAND 게이트의 입력갯수에 관계없이 트랜지스터 QC8, QC9및 저항 RL등에 부수적인 것 뿐이므로 매우 작다. 따라서, 본 발명의 디코더의 NAND 게이트는 그 입력갯수에 거의 관계없이 고속으로 할 수 있으므로, 제14도와 같이, 예를 들면 NAND 게이트를 6입력으로 하고, 버퍼회로에서는 와이어드 OR을 싱행하지 않고 직접 NAND 게이트를 구동하는 형식을 취할 수 있게 된다. 이 구성에서는 와이어드 OR에 의한 지연이 없어지고, 또 입력수가 많아도 NAND 게이트는 충분히 고속이므로, 전체로서 매우 고속인 디코더회로를 구성할 수 있다.
또, 이 도면에서 에미터 폴로워의 전류원은 전부 에미터 폴로워의 에미터 가까이에 배치되어 있지만, 이와 같은 배치로 하는 것에 의해 큰 에미터 폴로워전류를
Figure kpo00018
등의 디코더선으로 흐르게 할 필요가 없어지므로, 이들 데이타선을 가늘게 할 수 있어 고집적화가 가능해진다. 또, 전원전위 Vcc', Vcc''는 설계에 따라 적당한 값으로 설정하면 된다.
제15도는 본 발명의 반도체회로의 다른 실시예를 나타내는 디코더회로의 구성도이다. 본 실시예에서는 버퍼회로의 각 출력에서 에미터 플로워를 각각 2개 구동하여 2개의 와이어드 OR를 실행하고 있다. 일반적으로 와이어드 OR도 2개 정도이면 지연시간의 증가는 약간이므로, 이 지연시간의 증가와 NAND 게이트 등에서의 지연시간의 감소를 고려해서 와이어드 OR 갯수와 NAND 게이트의 입력갯수의 최적값을 결정하면 된다. 제15도의 예에서 입력 트랜지스터는 트랜지스터 QC1,QC2,QC3의 3개로 되어 NAND 게이트의 구을 간소화할 수 있다. 또, 트랜지스터 QC8에 의해 공통 콜렉터 노드는 클램프되어 콜렉터노드의 전압진폭을 작게 억제하고 있다. 전류원 Ib는 제14도의 실시예와 같은 기능을 갖고 있다.
제16도는 본 발명의 다른 실시예를 나타낸 디코더회로의 구성도이다. 이것은 버퍼회로, NAND 게이트등의 에미터 폴로워를 달링턴 에미터 폴로워로 한 예이다. 그 밖의 구성에 대해서는 제14도의 구성과 동일하므로, 제14도에 대한 설명을 참조한다.
이예의 달링턴 에미터 폴로워는 무거운 부하를 구동하는데 유리하다. 물론, 에미터 폴로워를 전부 달링턴 에미터 폴로워로 할 필요는 없고 버퍼회로와 NAND 게이트의 어느쪽인가 한쪽이라도 좋다.
이상의 디코더에 대한 실시예에서는 에미터 폴로워의 전류원, 예를 들면 제14도의 IE나 IF는 정전류원으로서 도시하고 있지만, 이들 전류원으로서는 정전류원이 아니라 에미터 폴로워 출력의 하강시에 큰 전류를 흐르게 해서 하강을 고속화하기 위한 방전회로를 사용해도 좋다. 이와 같은 방전회로로서는 하강시에 파형이 충분히 하강할 때까지 방전전류를 계속 흐르게 하는 지연형의 방전회로가 적합하고, 이 예를 제17도에 도시한다. (A)는 일본국 특허공개 공보소화 59-112723호의 명세서, (B)는 일본국 특허출원 소화 62-128109호 명세서에 기재된 회로이다. 이들 회로를 사용하는 것에 의해 고속과 저소비 전력이라는 모순되는 문제를 해결할 수 있다. 또, 이들 방전회로로서는 제17도에 도시한 것 이외의 어떤 구성의 것을 사용해도 좋은 것은 물론이다.
이상 제14도에서 제17도까지의 디코더에 대한 실시예에서 NAND 게이트의 출력은 워드선의 구동이나 비트선 선택회로의 구동에 사용된다. 즉, 예를 들면 제18도와 같은 메모리셀 어레이 및 주변회로로 이루어지는 메모리회로의 워드선 W1-Wn이나 비트선 선택회로의 입력 B1-Bm에 인가된다. 워드선의 방전회로로서는 제17도에 도시한 바와 같은 회로라도 좋고, 다른 회로, 예를 들면 일본국 특허공보 공보소화 61-43795호에 기재된 방전회로라도 좋다. 또, 메모리셀로서는 다이오드 클램프형, SBD에 의한 부하저항 전환형, pnpn형 등 어떤 메모리셀이라도 좋다. 또, 이 도면의 메모리셀 어레이와 주변회로의 구성 및 동작은 공지이므로, 상세한 설명은 생략한다.
제19도는 본 발명의 반도체회로의 다른 실시예를 나타낸 다입력 ECL 게이트의 구성도이다. 상술한 제14도~제16도의 실시예에서는 디코더회로로의 응용이었으므로, 부정출력만을 출력했지만 본 실시예에서는 부정출력이외에 긍정출력도 출력하고 있다. 이와 같이, 본 발명의 반도체회로는 디코더회로 이외에도 적용할 수 있다. 긍정측은 VBB트랜지스터 1개로 구성되므로, 일반적으로 부정측과 같이 트랜지스터 QC8에 의한 공통콜렉터의 클램프는 불필요하다(물론, 필요하다면 넣어도 관계없다). 또, 긍정측과 부정측의 레벨을 동일하게 하기 위하여 부정측의 바이어스 전류 Ib1과 같은 전류값의 바이어스 전류 Ib2를 긍정측에서 끌어내고 있다. 경우에 따라서는 Ib2의 전류값은 필요에 따라서 Ib1로 변경해도 좋다. 또, 불필요하면 사용하지 않아도 좋다.
제20도는 본 발명의 다른 실시예를 나타내는 디코더회로의 구성도이다. 이것은 ECL 게이트로 NAND와 래치(플립플롭)를 구성한 예를 나타낸 것이다. 또, 버퍼회로의 부분은 제17도와 동일하다.
이 NAND 및 래치회로는 시리즈 게이트형의 것으로, 다입력 게이트를 구성하는 트랜지스터의 공통콜렉터가 트랜지스터 QC8에 의해 클램프되어 있다. 클럭 CL과 역상의 신호(클럭)
Figure kpo00019
를 인가해서 차동동작을 실행하게하여 디코더 출력의 유지, 다음 디코터 출력의 입력을 실행한다. 또,
Figure kpo00020
(또는 CL)대신에 기준전압 VBB_C를 사용해서 클럭 CL의 입력이 고레벨(
Figure kpo00021
가 저레벨)인 동안에 디코더 출력을 유지하고, 클럭 CL의 입력이 저레벨(
Figure kpo00022
가 고레벨)로 되면, 다음의 디코더 출력을 입력하도록 하여도 좋다.
제21도는 본 발명의 다른 실시예를 나타내는 디코더회로의 구성도이다. 이것은 제20도중, NAND 및 래치회로부분만 도시한 것이다. 이 실시예에서는 트랜지스터 QB의 콜렉터도 트랜지스터 QCL의 에미터(ECL 게이트의 공통콜렉터 노드)에 접속되어 있다. 마찬가지로, 트랜지스터 QA의 콜렉터도 트랜지스터 QCL'의 에미터에 접속되어 있다. 물론, 제20도의 경우와 같이 트랜지스터 QCL'를 생략할 수도 있다. 이 경우, 트랜지스터 QA및 QBB의 콜렉터는 트랜지스터 QCL'를 거치지 않고 직접 RL2에 접속된다. 또, 바이어스 전류원(도면중, 점선으로 표시)을 생략할 수도 있다.
제22도는 본 발명의 다른 실시예를 나타내는 디코더회로의 구성도이다. 본 도변도 제21도와 같이 제20도의 NAND 및 래치회로 부분만 나타내고 있다. 본 실시예는 제21도의 에미터 폴로워 QEFA,QEFB의 전류원 IA,IB를 집중형 전류원으로 치환한 것이다. QEFA가 고레벨을 출력하면, 전류원 트랜지스터 Q1A,Q1B가 ON으로 되어 전류가 흐른다. 이때, 에미터 폴로원 QEFB는 저레벨을 출력하지만, 전류원 IB에 의해 방전되므로 상승은 빠르다. 한편, QEFA가 하강할때는 그때까지 IA에 계속 흐르던 전류가 약간의 시간만 계속 흐르므로, QEFA의 하강도 빠르다. 이와 같은 전류원을 사용한 경우, 디코더 출력중, ON으로 되는 것은 항상 1개이며, IA,IB가 ON으로 되는 것도 1개 뿐으로 되므로, 소비전력을 대폭적으로 삭감할 수 있다. 또, 다이오드 D는 레벨시프트를 실행하여 Q1A,Q1B의 포화를 방지하는 것으로, 설계에 따라서는 불필요하게 되어 그 경우는 생략할 수 있다.
제23도는 제22도중, 전류원 IA를 지연형으로 한 것으로, QEFA의 출력이 하강한 후에도 필요한 기간동안 방전전류를 계속 흐르게 할 수 있으므로, QEFA의 하강을 제22도의 경우에 비해서 매우 고속화할 수 있다.
한편, 제5도에 도시한 각 구성요소중, 상기 각 실시예중에서 상세하게 기술하지 않은 부분, 즉 입력버퍼(3),(3'), 출력버퍼(6), DI 버퍼(7), WE 버퍼(8) 및 R/W 버퍼(9)로서 사용하는데 적합한 래치를 갖는 버퍼회로의 구성예를 제24도에 도시한다.
클럭신호 CL이 저레벨(
Figure kpo00023
가 고레벨)일때에 전류 ICS는 트랜지스터 QCL1로 흐르기 때문에, QA,QB,QR로 되는 커렌트 스위치가 동작하고, 입력 A,B의 값에 따라서 출력된다(이 커렌트 스위치는 2입력의 OR,NOR회로를 형성하고 있다). 클럭신호 CL이 고레벨로 되면, 전류 ICS는 트랜지스터 QCL2로 흐르게 되어 QL1,QL2로 이루어지는 커렌트 스위치가 동작하게 된다. 이 커렌트 스위치는 에미터 폴로워 트랜지스터 QEF1,QEF2와 교차결합으로 플립플롭회로를 구성하고 있다. 따라서, 클럭 CL이 고레벨로 전환되면, 전환되기 직전의 상태가 유지(래치)된다. 이 상태에서는 입력 A,B가 어떻에 전환되더라도 유지되어 있는 정보는 변화되지 않는다. 정보는 클럭 CL이 저레벨로 전환될때까지 유지되고, CL이 저레벨로 되면 다음 정보가 입력된다.
상술한 디코더회로를 구성하는 것에 의해 종래 메모리 LSI의 주변에 존재하였던 논리회로기능을 메모리 칩내에 입력하고, 예를 들면 계산기 시스템 전체로서 고속화, 고성능화를 도모할 수 있다.
이상 설명한 바와 같이 본 발명의 반도체회로에 의하면, 다입력 ECL 게이트의 부유용량이 큰 공통 콜렉터노드를 클램프 트랜지스터로 클램프하는 것에 의해 매우 고속의 ECL 게이트가 주어진다. 또, 이 게이트를 사용해서 디코더회로를 구성하면 ECL의 NAND 게이트는 다입력이라도 매우 고속이므로, 버퍼회로에서의 부분 디코드용 와이어드 OR가 불필요하거나 와이어드 OR의 갯수가 매우 적어도 좋으므로, 전체로써 고속의 디코더회로를 얻을 수 있다. 이 디코더회로는 상술한 본 발명의 메모리장치에서의 어드레스 디코더로써 사용하는 데 적합하다.
또 상기 실시에의 설명은 모든 디코더회로에 대한 것이지만 상술한 각 회로는 고속 ECL 게이트로써 다른 모든 논리회로에 적용할 수 있는 것은 물론이다.

Claims (8)

  1. 메모리셀 어레이(2), X 어드레스 신호가 그의 입력단자에 공급되는 X 어드레스 버퍼(3), 상기 X 어드레스 버퍼(3)의 출력신호가 그의 입력단자에 공급되고 상기 메모리셀 어레이(2)에 그의 출력단자가 결합된 X 어드레스 디코더(4), 데이타 입력신호가 그의 입력단자에 공급되는 데이타 입력버퍼(7), 라이트 인에이블 신호가 그의 입력단자에 공급되는 라이트 인에이블 버퍼(8), 상기 데이타 입력버퍼(7)의 출력신호가 공급되는 데이타 입력단자와 상기 라이트 인에이블 버퍼(8)의 출력신호가 공급되는 제어단자를 갖는 리드/라이드 버퍼(9), Y 어드레스 신호가 그의 입력단자에 공급되는 Y 어드레스 버퍼(3'), 상기 Y 어드레스 버퍼(3')의 출력신호가 그의 입력단자에 공급되는 Y 어드레스 디코더(4'), 상기 Y 어드레스 디코더(4')와 상기 메모리셀 어레이(2)사이에 결합된 센스회로(5)와, 상기 센스회로(5)의 출력이 그의 입력에 공급되는 데이타 출력버퍼(6)을 포함하며, 상기 센스회로(5)는 상기 Y 어드레스신호(Y0-Yn)에 따라서 1개의 메모리셀을 선택하여 상기 선택된 메모리셀로부터 데이타를 리드하기 위해 메모리셀 어레이의 각 디지트선(D0,
    Figure kpo00024
    )에 전기적으로 결합되고, 제1의 회로의 대응하는 1개만이 상기 액세스된 메모리셀로부터 리드된 데이타 신호를 검출하는 제1의 회로(Q1,Q2,Q3)와, 상기 제1의 회로에 전기적으로 결합되어 검출된 신호를 유지하는 제2의 회로(QL1,QL2,QL3)를 포함하며, 상기 제1의 회로의 상기 대응하는 1개(Q1,Q2,Q3)와 상기 제2의 회로(QL1,QL2,QL3)는 리드한 데이타신호를 입력하여 유지하는 단일의 래치회로로 작용하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 X 어드레스 디코더(4)와 상기 Y 어드레스 디코더(4')의 각각은 래치회로를 포함하는 반도체 메모리장치.
  3. X 및 Y 방향에 마련된 여러개의 메모리셀을 구비한 메모리셀 어레이(2), X 어드레스 신호가 그의 입력단자에 공급되는 X 어드레스 버퍼(3), 상기 X 어드레스 버퍼(3)의 출력신호가 그의 입력단자에 공급되고 상기 메모리셀 어레이(2)에 그의 출력단자가 결합된 X 어드레스 디코더(4), 데이타 입력신호가 그의 입력단자에 공급되는 데이타 입력버퍼(7), 라이트 인에이블 신호가 그의 입력단자에 공급되는 라이트 인에이블 버퍼(8), 상기 데이타 입력버퍼(7)의 출력신호가 공급되는 데이타 입력단자와 상기 라이트 인에이블 버퍼(8)의 출력신호가 공급되는 제어단자를 갖는 리드/라이드 버퍼(9), Y 어드레스 신호가 그의 입력단자에 공급되는 Y 어드레스 버퍼(3'), 상기 Y 어드레스 버퍼(3')의 출력신호가 그의 입력단자에 공급되는 Y 어드레스 디코더(4'), 상기 Y 어드레스 디코더(4')와 상기 메모리셀 어레이(2)사이에 결합된 센스회로(5)와 상기 센스회로(5)의 출력이 그의 입력에 공급되는 데이타 출력버퍼(6)을 포함하며, 상기 센스회로(5)는 각각의 디지트선 쌍(D0,,
    Figure kpo00025
    )에 그 각각이 전기적으로 결합된 여러개의 트랜지스터쌍(Q1,Q2)와 커렌트 스위치(QL1,QL2,QL3)를 포함하고, 상기 여러개의 트랜지스터쌍(Q1,Q2)은 Y 어드레스 신호(Y0-Yn)에 따라 1개의 메모리셀을 선택하여 상기 선택된 메모리셀로부터 데이타를 리드하고, 상기 여러개의 트랜지스터쌍(Q1,Q2)의 제1의 군은 콜렉터도트된 제1의 트랜지스터(Q1)를 구비하고, 상기 여러개의 트랜지스터쌍(Q1,Q2)의 제2의 군은 콜렉터도트된 제2의 트랜지스터(Q2)를 구비하며, 상기 제1의 트랜지스터(Q1)의 콜렉터와 상기 커렌트 스위치(QL1,QL2,QL3)의 제3의 트랜지스터(QL1)의 콜렉터에 공통으로 결합된 제1의 부하수단(RS1)에서의 제1의 신호와 상기 제2의 트랜지스터(Q2)의 콜렉터와 상기 커렌트 스위치(QL1,QL2,QL3)의 제4의 트랜지스터(QL2)의 콜렉터에 공통으로 결합된 제2의 부하수단(RS2)에서의 제2의 상호는 상기 커렌트 스위치(QL1,QL2,QL3)의 제4의 트랜지스터(QL2)의 베이스와 상기 제3의 트랜지스터(QL1)의 베이스로 각각 피드백되고, 상기 커렌트 스위치(QL1,QL2,QL3)의 상기 제3 및 제4의 트랜지스터(QL1,QL2)의 에미터에 결합된 전류원 트랜지스터(QL3)는 클럭신호(CL)에 의해 제어되는 반도체 메모리장치.
  4. 제3항에 있어서, 상기 X 어드레스 버퍼(3), 상기 X 어드레스 디코더(4), 상기 데이타 입력버퍼(7), 상기 라이트 인에이블 버퍼(8), 상기 리드/라이트 버퍼(9), 상기 Y 어드레스 버퍼(3'), 상기 Y 어드레스 디코더(4'), 상기 센스회로(5)와 상기 데이타 출력버퍼(6)의 각각은 래치회로를 구비하는 반도체 메모리장치.
  5. 제4항에 있어서, 클럭신호 수단과 상기 X 어드레서 버퍼(3), 상기 X 어드레스 디코더(4), 상기 Y 어드레스 버퍼(3'), 상기 Y 어드레스 디코어(4'), 상기 센스회로(5)와 상기 데이타 출력버퍼(6)에 포함된 래치회로를 사용하여 파이프라인 동작을 실행하는 수단을 또 포함하는 반도체 메모리장치.
  6. X 및 Y 방향에 마련된 여러개의 메모리셀을 구비한 메모리셀 어레이(2), X 어드레스 신호가 그의 입력단자에 공급되는 X 어드레스 버퍼(3), 상기 X 어드레스 버퍼(3)의 출력신호가 그의 입력단자에 공급되고 상기 메모리셀 어레이(2)에 그의 출력단자가 결합된 X 어드레스 디코더(4), 데이타 입력신호가 그의 입력단자에 공급되는 데이타 입력버퍼(7), 라이트 인에이블 신호가 그의 입력단자에 공그보디는 라이트 인에이블 버퍼(8), 상기 데이타 입력버퍼(7)의 출력신호가 공급되는 데이타 입력단자와 상기 라이트 인에이블 버퍼(8)의 출력신호가 공급되는 제어단자를 갖는 리드/라이트 버퍼(9), Y 어드레스 신호가 그의 입력단자에 공급되는 Y 어드레스 버퍼(3'), 상기 Y 어드레스 버퍼(3')의 출력신호가 그의 입력단자에 공급되는 Y 어드레스 디코더(4'), 상기 Y 어드레스 디코더(4')와 상기 메모리셀 어레이(2) 사이에 결합된 센스회로(5), 상기 센스회로(5)의 출력이 그의 입력에 공급되는 데이타 출력버퍼(6)을 포함하며, 상기 X 어드레스 디코더(4)와 상기 Y 어드레스 디코더(4')의 각각은 서로 공통으로 접속된 에미터와 부하 저항에 공통으로 접속된 콜렉터를 갖는 여러개의 입력용 트랜지스터(QC1,QC2,QC3,QC4,QC5,QC6), 상기 여러개의 입력용 트랜지스터(QC1,QC2,QC3,QC4,QC5,QC6)의 에미터에 그의 에미터가 공통으로 접속된 기준전압용 트랜지스터(QC7), 상기 여러개의 입력용 트랜지스터(QC1,QC2,QC3,QC4,QC5,QC6)의 공통 콜렉터에 접속된 에미터와 저임피던스의 전압원(VCL)에 접속된 베이스 및 상기 부하저항(RL)에 접속된 콜렉터를 갖는 트랜지스터(QC8)을 구비하고, 상기 여러개의 입력용 트랜지스터(QC1,QC2,QC3,QC4,QC5,QC6)의 공통 콜렉터의 전위 변동을 억제하는 억제수단(QC8)과 상기 억제수단의 상기 트랜지스터(QC8)의 콜렉터와 상기 여러개의 입력용 트랜지스터(QC1,QC2,QC3,QC4,QC5,QC6)의 공통 에미터 사이에 접속되고, 클럭신호(CL,
    Figure kpo00026
    )에 의해 제어되며, 상기 억제수단의 상기 트랜지스터(QC8)의 상기 콜렉터에서의 데이타를 유지하는 래치수단을 포함하는 반도체 메모리장치.
  7. 제6항에 있어서, 상기 X 어드레스 디코더(4)와 상기 Y 어드레스 디코더(4')의 각각은 상기 여러개의 입력용 트랜지스터(QC1,QC2,QC3,QC4,QC5,QC6)의 공통 에미터와 상기 억제수단의 상기 트랜지스터(QC8)의 에미터에 접속된 전류원을 또 포함하는 반도체 메모리장치.
  8. 제7항에 있어서, 클럭신호 수단과 상기 X 어드레스 버퍼(3), 상기 X 어드레스 디코더(4), 상기 Y 어드레스 버퍼(3'), 상기 Y 어드레스 디코더(4'), 상기 센스회로(5)와 상기 데이타 출력버퍼(6)에 포함된 래치회로를 사용하여 파이프라인 동작을 실행하는 수단을 또 포함하는 반도체 메모리장치.
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