JP3178859B2 - ランダムアクセスメモリ装置およびそのパイプライン・ページモード制御方法 - Google Patents
ランダムアクセスメモリ装置およびそのパイプライン・ページモード制御方法Info
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- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明はランダムアクセスメモリ
装置およびそのパイプライン・ページモード制御方法に
関するものである。
装置およびそのパイプライン・ページモード制御方法に
関するものである。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）部を有するメモリ装置における高速動作モ
ードは従来各種のものが提案されており、その１つとし
てページモードが広く知られている。このページモード
は、まず行アドレスに相当する１本のワード線を活性化
した後、列（カラム）アドレスに相当する列からデータ
を読出すために列アドレスのみを変化させてワード線に
接続された各セルに記憶されたデータをセンスして、デ
ータを読出すようにしている。すなわち、行アドレス一
定のまま列アドレスを変化させるようにしたものであ
る。
（ＤＲＡＭ）部を有するメモリ装置における高速動作モ
ードは従来各種のものが提案されており、その１つとし
てページモードが広く知られている。このページモード
は、まず行アドレスに相当する１本のワード線を活性化
した後、列（カラム）アドレスに相当する列からデータ
を読出すために列アドレスのみを変化させてワード線に
接続された各セルに記憶されたデータをセンスして、デ
ータを読出すようにしている。すなわち、行アドレス一
定のまま列アドレスを変化させるようにしたものであ
る。
【０００３】このページモード中で、読出しと書込みと
を切換える場合の制御信号のタイミングを図５のタイミ
ングチャートに示す。なお、以下の説明において、ＶIH
は入力信号レベルの“Ｈ”を、ＶILは入力信号レベル
“Ｌ”を、ＶoHは出力信号レベルの“Ｈ”を、ＶoLは出
力信号レベル“Ｌ”をそれぞれ示している。
を切換える場合の制御信号のタイミングを図５のタイミ
ングチャートに示す。なお、以下の説明において、ＶIH
は入力信号レベルの“Ｈ”を、ＶILは入力信号レベル
“Ｌ”を、ＶoHは出力信号レベルの“Ｈ”を、ＶoLは出
力信号レベル“Ｌ”をそれぞれ示している。
【０００４】図５はいわゆる高速ページモードを示して
おり、アドレスＡからデータｄＡが読出され、、アドレ
スＢに入力データｉＢが書込まれるものとする。また、
図５においては、／ＣＡＳ（列アドレスストローブ）信
号の立上りから次の立上りまでを１サイクルとし、この
サイクル中に一連のデータがセルへ転送されて書込ま
れ、またはセルから一連のデータが転送されて読出し動
作が完了するものとする。
おり、アドレスＡからデータｄＡが読出され、、アドレ
スＢに入力データｉＢが書込まれるものとする。また、
図５においては、／ＣＡＳ（列アドレスストローブ）信
号の立上りから次の立上りまでを１サイクルとし、この
サイクル中に一連のデータがセルへ転送されて書込ま
れ、またはセルから一連のデータが転送されて読出し動
作が完了するものとする。
【０００５】まず、読出し動作は、／ＣＡＳ信号立上げ
後のアドレス遷移からアクセス動作が始まり、ｔAAの時
間、または／ＣＡＳ信号立下げの後ｔCAC の時間でデー
タが出力される。次に書込み動作は、アドレス遷移時に
選択された列に対して、／ＣＡＳ信号信号の立下げ時に
一定時間ｔW の間保持される入力データｉＢが内部に取
り込まれる。ここで、書込みであるか読出しであるかは
／ＣＡＳ信号立下げ時の／ＷＥ（ライトイネーブル：書
込み許可）信号の状態によって判断される。すなわち、
このときの／ＷＥ信号がハイレベルのときには読出し、
ローレベルのときには書込みと判断される。なお、図５
においてアドレス信号のうちハッチングを施した部分は
いわゆるドントケア（ｄｏｎ´ｔ ｃａｒｅ）状態であ
って、そのアドレス状態に動作上特に意味がないことを
示している。
後のアドレス遷移からアクセス動作が始まり、ｔAAの時
間、または／ＣＡＳ信号立下げの後ｔCAC の時間でデー
タが出力される。次に書込み動作は、アドレス遷移時に
選択された列に対して、／ＣＡＳ信号信号の立下げ時に
一定時間ｔW の間保持される入力データｉＢが内部に取
り込まれる。ここで、書込みであるか読出しであるかは
／ＣＡＳ信号立下げ時の／ＷＥ（ライトイネーブル：書
込み許可）信号の状態によって判断される。すなわち、
このときの／ＷＥ信号がハイレベルのときには読出し、
ローレベルのときには書込みと判断される。なお、図５
においてアドレス信号のうちハッチングを施した部分は
いわゆるドントケア（ｄｏｎ´ｔ ｃａｒｅ）状態であ
って、そのアドレス状態に動作上特に意味がないことを
示している。
【０００６】このような高速ページモードを２サイクル
に亘って連続的に動作させることにより、より短いサイ
クル時間で高速ページモード動作を行うようにした制御
が提案されており、パイプラインページモードと称され
ている。このパイプラインページモードでは転送シーケ
ンスにおける経路に対応した動作部分を分離して実行す
る点に特徴がある。
に亘って連続的に動作させることにより、より短いサイ
クル時間で高速ページモード動作を行うようにした制御
が提案されており、パイプラインページモードと称され
ている。このパイプラインページモードでは転送シーケ
ンスにおける経路に対応した動作部分を分離して実行す
る点に特徴がある。
【０００７】図６から図１１を参照してパイプラインペ
ージモードにおけるデータ転送シーケンス動作を詳しく
説明する。図６および図７はビット線からデータ入出力
に至るまでのデータ経路を模式的に示したものであり、
図６が読出し、図７が書込みの場合にそれぞれ対応して
いる。
ージモードにおけるデータ転送シーケンス動作を詳しく
説明する。図６および図７はビット線からデータ入出力
に至るまでのデータ経路を模式的に示したものであり、
図６が読出し、図７が書込みの場合にそれぞれ対応して
いる。
【０００８】読出しの場合には、ビット線Ａは列選択ゲ
ート１で中間センスアンプまでの経路Ａ１に連結され
る。列選択ゲート１はカラムアドレスによって選択され
てデータを転送し、中間センスアンプ２は転送されたデ
ータを増幅し、出力バッファ３までの経路Ａ２を通って
データを転送する。出力バッファ３はデータを受取り、
／ＣＡＳ信号の立下りに同期してデータを出力端子４へ
の経路Ａ３へと出力する。
ート１で中間センスアンプまでの経路Ａ１に連結され
る。列選択ゲート１はカラムアドレスによって選択され
てデータを転送し、中間センスアンプ２は転送されたデ
ータを増幅し、出力バッファ３までの経路Ａ２を通って
データを転送する。出力バッファ３はデータを受取り、
／ＣＡＳ信号の立下りに同期してデータを出力端子４へ
の経路Ａ３へと出力する。
【０００９】また、書込みの場合には、入力端子５に入
力されたデータは入力バッファ６で／ＣＡＳ信号の立下
りに同期してラッチされるとともに信号レベルの変換が
行われる。入力バッファ６の出力は中間バッファ７まで
の経路ａ１を経て、中間バッファ７で増幅されたデータ
として経路ａ２に転送される。経路ａ２とビット線ａを
繋ぐ列選択ゲート８は列アドレスによって既に選択され
ておりデータはビット線ａからメモリセルへの経路ａ３
へと転送され、メモリセルに書き込まれる。
力されたデータは入力バッファ６で／ＣＡＳ信号の立下
りに同期してラッチされるとともに信号レベルの変換が
行われる。入力バッファ６の出力は中間バッファ７まで
の経路ａ１を経て、中間バッファ７で増幅されたデータ
として経路ａ２に転送される。経路ａ２とビット線ａを
繋ぐ列選択ゲート８は列アドレスによって既に選択され
ておりデータはビット線ａからメモリセルへの経路ａ３
へと転送され、メモリセルに書き込まれる。
【００１０】図８および図９はデータ読出しについて、
データの流れを／ＣＡＳ信号によって決まるサイクルの
中で時間割り振りを行った例を示したタイミングチャー
トであり、図８は高速ページモード、図９はパイプライ
ン高速ページモードの場合をそれぞれ示している。
データの流れを／ＣＡＳ信号によって決まるサイクルの
中で時間割り振りを行った例を示したタイミングチャー
トであり、図８は高速ページモード、図９はパイプライ
ン高速ページモードの場合をそれぞれ示している。
【００１１】図８を参照すると、アドレスが遷移状態に
移行したことがアドレス遷移検出器（ＡＴＤ、図示せ
ず）で検出されると直ぐにＡ１が活性化されてＡ２まで
自動的に進行する。ここで／ＣＡＳ信号の立下りを待っ
てＡ３が活性化される。
移行したことがアドレス遷移検出器（ＡＴＤ、図示せ
ず）で検出されると直ぐにＡ１が活性化されてＡ２まで
自動的に進行する。ここで／ＣＡＳ信号の立下りを待っ
てＡ３が活性化される。
【００１２】図８における点線は、／ＣＡＳ信号が立下
がる前にアドレスが再び遷移したときの状態を示してい
る。この場合、アドレス遷移開始時点からＡ１からの過
程を再び開始しており、Ａ２が活性化される前に既に／
ＣＡＳ信号が立ち下がっているのでＡ１、Ａ２、Ａ３と
過程は順次進行して行くことになる。
がる前にアドレスが再び遷移したときの状態を示してい
る。この場合、アドレス遷移開始時点からＡ１からの過
程を再び開始しており、Ａ２が活性化される前に既に／
ＣＡＳ信号が立ち下がっているのでＡ１、Ａ２、Ａ３と
過程は順次進行して行くことになる。
【００１３】図９はＡ１〜Ａ３の各過程をパイプライン
動作させてより短いサイクルタイムを実現する場合を示
している。例えば、列アドレスＡの読出し過程でＡ１が
終了すると、このデータ転送経路部分は次の列アドレス
Ｂの読出し過程に使用できる。そこでアドレスＢの過程
Ｂ１〜Ｂ３をＡ１終了後に直ぐ開始することによってデ
ータ転送系を無駄なく効率的に使用できる。ただし、パ
イプラインページモードではアドレス設定とそのアドレ
スのデータ出力の／ＣＡＳ信号サイクルが一つずれるこ
とになる。このように、このモードではアドレス遷移で
始まるアクセスは一つ手前のサイクルから定義されるこ
とになる。また、この例からも明らかなように、パイプ
ラインページモードを実現するためには、各過程に対応
するデータ経路が分離独立していることが必要である。
動作させてより短いサイクルタイムを実現する場合を示
している。例えば、列アドレスＡの読出し過程でＡ１が
終了すると、このデータ転送経路部分は次の列アドレス
Ｂの読出し過程に使用できる。そこでアドレスＢの過程
Ｂ１〜Ｂ３をＡ１終了後に直ぐ開始することによってデ
ータ転送系を無駄なく効率的に使用できる。ただし、パ
イプラインページモードではアドレス設定とそのアドレ
スのデータ出力の／ＣＡＳ信号サイクルが一つずれるこ
とになる。このように、このモードではアドレス遷移で
始まるアクセスは一つ手前のサイクルから定義されるこ
とになる。また、この例からも明らかなように、パイプ
ラインページモードを実現するためには、各過程に対応
するデータ経路が分離独立していることが必要である。
【００１４】図１０および図１１はデータ書込みについ
て時間割り振りを行ったものであり、図１０は高速ペー
ジモード、図１１はパイプライン高速ページモードの場
合をそれぞれ示している。
て時間割り振りを行ったものであり、図１０は高速ペー
ジモード、図１１はパイプライン高速ページモードの場
合をそれぞれ示している。
【００１５】まず図１０を参照すると、書込み動作が行
われる／ＣＡＳ信号サイクルの／ＣＡＳ信号立下りがあ
った時点で書込みか読出し動作のいずれであるかを判断
することになる。このため、一応例えば読出しであると
仮定し、それ以前に生じているアドレス遷移からまず読
出しの動作を開始する。そして、／ＣＡＳ信号立下り時
に書込みであることが判明した場合には、時点で読出し
動作を止めて書込み動作を開始する。図１０は書込み動
作はａ１〜ａ３の一連の動作として行われる。点線はア
ドレス遷移が遅れた場合を示しているが、読出し動作が
あまり進行していないうちに書込み動作に移行するだけ
で、／ＣＡＳ信号の立下がりで始まる書込み動作のシー
ケンスａ１、ａ２、ａ３には何等変化はないことが明ら
かである。
われる／ＣＡＳ信号サイクルの／ＣＡＳ信号立下りがあ
った時点で書込みか読出し動作のいずれであるかを判断
することになる。このため、一応例えば読出しであると
仮定し、それ以前に生じているアドレス遷移からまず読
出しの動作を開始する。そして、／ＣＡＳ信号立下り時
に書込みであることが判明した場合には、時点で読出し
動作を止めて書込み動作を開始する。図１０は書込み動
作はａ１〜ａ３の一連の動作として行われる。点線はア
ドレス遷移が遅れた場合を示しているが、読出し動作が
あまり進行していないうちに書込み動作に移行するだけ
で、／ＣＡＳ信号の立下がりで始まる書込み動作のシー
ケンスａ１、ａ２、ａ３には何等変化はないことが明ら
かである。
【００１６】図１１を参照すると、ａ３の動作が開始す
る時にａ２のデータ転送経路部分にデータが確定してい
ればよいので、ａ１からａ２にデータを転送した後はａ
１のデータ転送経路部分は別の列アドレスの書込み動作
に利用できる。このため、パイプライン動作を行うこと
によってより短いサイクル時間の書き込み動作を行って
いる。すなわちａ３の活性化はデータ取り込みを行った
／ＣＡＳ信号サイクルの次の／ＣＡＳ信号サイクルで行
い、アドレスｂのビット線へのデータの取り込みと並行
に行っている。
る時にａ２のデータ転送経路部分にデータが確定してい
ればよいので、ａ１からａ２にデータを転送した後はａ
１のデータ転送経路部分は別の列アドレスの書込み動作
に利用できる。このため、パイプライン動作を行うこと
によってより短いサイクル時間の書き込み動作を行って
いる。すなわちａ３の活性化はデータ取り込みを行った
／ＣＡＳ信号サイクルの次の／ＣＡＳ信号サイクルで行
い、アドレスｂのビット線へのデータの取り込みと並行
に行っている。
【００１７】しかし、このようにすることでデータ転送
経路は他の動作に使用できる空時間がないため、書込み
動作に読出し動作を混ぜることはできない。このため図
１０に示したページモードの場合のようにある／ＣＡＳ
信号サイクルをそのサイクルの先頭で読出しあるいは書
込みの任意のいずれかに設定することはできない。この
パイプラインページモードにおける書込み動作では読出
しの場合のようにアドレスとデータの／ＣＡＳ信号サイ
クルがずれることはないが、次のサイクルで始めてセル
にデータが書き込まれることになり２サイクルの／ＣＡ
Ｓ信号を必要とする。
経路は他の動作に使用できる空時間がないため、書込み
動作に読出し動作を混ぜることはできない。このため図
１０に示したページモードの場合のようにある／ＣＡＳ
信号サイクルをそのサイクルの先頭で読出しあるいは書
込みの任意のいずれかに設定することはできない。この
パイプラインページモードにおける書込み動作では読出
しの場合のようにアドレスとデータの／ＣＡＳ信号サイ
クルがずれることはないが、次のサイクルで始めてセル
にデータが書き込まれることになり２サイクルの／ＣＡ
Ｓ信号を必要とする。
【００１８】
【発明が解決しようとする課題】このように、従来のパ
イプライン高速ページモードにおいては、データ転送過
程を各サイクルで重ねており、読出しと書込みではアド
レスとデータの取り込みサイクルに違いがあることか
ら、同じページモードサイクル内で読出しと書込みを混
合して使用することは困難であった。
イプライン高速ページモードにおいては、データ転送過
程を各サイクルで重ねており、読出しと書込みではアド
レスとデータの取り込みサイクルに違いがあることか
ら、同じページモードサイクル内で読出しと書込みを混
合して使用することは困難であった。
【００１９】本発明はこのような問題を解決するために
なされたもので、高速かつ効率的なデータ書込みおよび
読出しが可能で、さらに書込みから読出しへの切換えを
円滑に行うことのできるランダムアクセスメモリ装置お
よびそのパイプライン・ページモード制御方法を提供す
ることを目的とする。
なされたもので、高速かつ効率的なデータ書込みおよび
読出しが可能で、さらに書込みから読出しへの切換えを
円滑に行うことのできるランダムアクセスメモリ装置お
よびそのパイプライン・ページモード制御方法を提供す
ることを目的とする。
【００２０】
【課題を解決するための手段】本発明にかかるランダム
アクセスメモリ装置によれば、ダイナミックメモリセル
がマトリクス状に配置されたランダムアクセスメモリア
レイと、前記ランダムアクセスメモリアレイに対する列
アドレスを第１のサイクルで外部から取込み、列アドレ
ス信号のレベル変換を行う列アドレスバッファ回路と、
この列アドレスバッファ回路でレベル変換されたアドレ
スデータを書込み時には次の第２のサイクルまで保持
し、読出し時には保持を行うことなく通過転送するアド
レスデータ保持回路と、このアドレスデータ保持回路で
保持されたアドレスデータを基に列選択信号を形成する
デコーダと、書込み時にセルに書込むべき書込みデータ
を前記第１のサイクルで外部から取り込み、信号のレベ
ル変換を行うデータ入力バッファ回路と、前記列アドレ
スに従って選択される列へのデータ転送経路の中間に設
けられ、前記書込みデータを前記第２のサイクルまで保
持する書込みデータ保持回路と、読出し時に前記アドレ
スデータ保持回路の出力列アドレスに従って選択される
列からの読出しデータを検知増幅するセンス増幅回路
と、前記センス増幅回路で増幅された読出しデータを保
持する読出しデータ保持回路と、前記読出しデータ保持
回路の出力を外部に出力するデータ出力バッファと、を
備えたランダムアクセスメモリ装置が提供される。
アクセスメモリ装置によれば、ダイナミックメモリセル
がマトリクス状に配置されたランダムアクセスメモリア
レイと、前記ランダムアクセスメモリアレイに対する列
アドレスを第１のサイクルで外部から取込み、列アドレ
ス信号のレベル変換を行う列アドレスバッファ回路と、
この列アドレスバッファ回路でレベル変換されたアドレ
スデータを書込み時には次の第２のサイクルまで保持
し、読出し時には保持を行うことなく通過転送するアド
レスデータ保持回路と、このアドレスデータ保持回路で
保持されたアドレスデータを基に列選択信号を形成する
デコーダと、書込み時にセルに書込むべき書込みデータ
を前記第１のサイクルで外部から取り込み、信号のレベ
ル変換を行うデータ入力バッファ回路と、前記列アドレ
スに従って選択される列へのデータ転送経路の中間に設
けられ、前記書込みデータを前記第２のサイクルまで保
持する書込みデータ保持回路と、読出し時に前記アドレ
スデータ保持回路の出力列アドレスに従って選択される
列からの読出しデータを検知増幅するセンス増幅回路
と、前記センス増幅回路で増幅された読出しデータを保
持する読出しデータ保持回路と、前記読出しデータ保持
回路の出力を外部に出力するデータ出力バッファと、を
備えたランダムアクセスメモリ装置が提供される。
【００２１】また、本発明にかかるランダムアクセスメ
モリ装置のパイプライン・ページモード制御方法によれ
ば、ダイナミックメモリセルがマトリクス状に配置され
たランダムアクセスメモリアレイと、前記ランダムアク
セスメモリアレイに対する列アドレスを外部から取り込
み、列アドレス信号のレベル変換を行う列アドレスバッ
ファ回路と、この列アドレスバッファ回路でレベル変換
されたアドレスデータを保持するアドレスデータ保持回
路と、このアドレスデータ保持回路で保持されたアドレ
スデータを基に列選択信号を形成するデコーダと、セル
に書込むべき書込みデータを外部から取り込み、信号の
レベル変換を主に行うデータ入力バッファ回路と、前記
列アドレスに従って選択される列へのデータ転送経路の
中間で書込みデータを保持する書込みデータ保持回路
と、前記列アドレスに従って選択される列からの読出し
データを検知増幅するセンス増幅回路と、前記センス増
幅回路で増幅された読出しデータを保持する読出しデー
タ保持回路と、前記中間データ保持回路の出力を外部に
出力するデータ出力バッファとを備えたダイナミックメ
モリ装置の制御方法であって、データ書込み時には、第
１のサイクルで取込んだアドレスデータを前記アドレス
データ保持回路で一旦保持した後、次の第２のサイクル
で書込みアドレス列を選択し、書込むべきデータを前記
第１のサイクルで外部から前記データ入力バッファに取
込み、前記書込みデータ保持回路に一旦保持した後、前
記第２のサイクルで前記選択された列に転送し、データ
読出し時には、前記第１のサイクルで取込んだアドレス
データを前記アドレスデータ保持回路で保持することな
く直ちにそのサイクル内でアドレス列を選択してセルデ
ータを読出し、この読出しデータを前記データ保持回路
に一旦保持した後、前記第２のサイクルで前記データ出
力バッファから外部に出力するようにしたランダムアク
セスメモリ装置のパイプライン・ページモード制御方法
が提供される。
モリ装置のパイプライン・ページモード制御方法によれ
ば、ダイナミックメモリセルがマトリクス状に配置され
たランダムアクセスメモリアレイと、前記ランダムアク
セスメモリアレイに対する列アドレスを外部から取り込
み、列アドレス信号のレベル変換を行う列アドレスバッ
ファ回路と、この列アドレスバッファ回路でレベル変換
されたアドレスデータを保持するアドレスデータ保持回
路と、このアドレスデータ保持回路で保持されたアドレ
スデータを基に列選択信号を形成するデコーダと、セル
に書込むべき書込みデータを外部から取り込み、信号の
レベル変換を主に行うデータ入力バッファ回路と、前記
列アドレスに従って選択される列へのデータ転送経路の
中間で書込みデータを保持する書込みデータ保持回路
と、前記列アドレスに従って選択される列からの読出し
データを検知増幅するセンス増幅回路と、前記センス増
幅回路で増幅された読出しデータを保持する読出しデー
タ保持回路と、前記中間データ保持回路の出力を外部に
出力するデータ出力バッファとを備えたダイナミックメ
モリ装置の制御方法であって、データ書込み時には、第
１のサイクルで取込んだアドレスデータを前記アドレス
データ保持回路で一旦保持した後、次の第２のサイクル
で書込みアドレス列を選択し、書込むべきデータを前記
第１のサイクルで外部から前記データ入力バッファに取
込み、前記書込みデータ保持回路に一旦保持した後、前
記第２のサイクルで前記選択された列に転送し、データ
読出し時には、前記第１のサイクルで取込んだアドレス
データを前記アドレスデータ保持回路で保持することな
く直ちにそのサイクル内でアドレス列を選択してセルデ
ータを読出し、この読出しデータを前記データ保持回路
に一旦保持した後、前記第２のサイクルで前記データ出
力バッファから外部に出力するようにしたランダムアク
セスメモリ装置のパイプライン・ページモード制御方法
が提供される。
【００２２】
【作用】本発明のランダムアクセスメモリ装置およびそ
の制御方法では、列アドレス取込み回路と列選択回路の
中間、選択された列から読出されたデータを増幅するセ
ンス増幅回路とデータ出力回路の中間、書込みデータの
入力回路と選択された列線までの中間のそれぞれにデー
タ保持回路が設けられ、データ書込みの際はすべてのデ
ータ保持回路を適当なタイミングで動作させ、データ読
出しの際は列アドレス取込回路と列選択回路の中間に設
けられたデータ保持回路を動作させることなく、アドレ
スデータを取込んだサイクルの次のサイクルでデータの
セルへの書込みおよびセルから読出したデータの出力を
行うようにしている。
の制御方法では、列アドレス取込み回路と列選択回路の
中間、選択された列から読出されたデータを増幅するセ
ンス増幅回路とデータ出力回路の中間、書込みデータの
入力回路と選択された列線までの中間のそれぞれにデー
タ保持回路が設けられ、データ書込みの際はすべてのデ
ータ保持回路を適当なタイミングで動作させ、データ読
出しの際は列アドレス取込回路と列選択回路の中間に設
けられたデータ保持回路を動作させることなく、アドレ
スデータを取込んだサイクルの次のサイクルでデータの
セルへの書込みおよびセルから読出したデータの出力を
行うようにしている。
【００２３】したがって、データ保持回路により分離さ
れた経路に対応してデータ転送動作を順次行うことがで
き、高速かつ効率的な動作を行わせることができる。
れた経路に対応してデータ転送動作を順次行うことがで
き、高速かつ効率的な動作を行わせることができる。
【００２４】
【実施例】以下、図面を参照して本発明にかかるパイプ
ライン・ページモード・ダイナミックランダムアクセス
メモリシステムの一実施例を詳細に説明する。
ライン・ページモード・ダイナミックランダムアクセス
メモリシステムの一実施例を詳細に説明する。
【００２５】図１はデータ転送経路の具体的な構成を示
すブロック図である。
すブロック図である。
【００２６】データライン１１にはマトリクス状に配列
されたメモリセルアレイ（図示せず）のうちの列
（ａ）、列（ｂ）などの複数のメモリセル列に対する列
線が接続されている。各列線には列選択信号ＣＳＬによ
り導通するトランスファゲートが設けられており、アド
レスによって列デコーダ（Ｃ／Ｄ）２２から出力される
ＣＳＬ信号によってトランスファゲートのいずれかが導
通し、データライン１１とデータの転送を行う列が選択
される。列アドレスは列アドレスバッファ（ＣＡＢ）１
９によって取り込まれ、２つのアドレスバッファ（ＡＬ
１）２０と（ＡＬ２）２１を経て列デコーダ２２に供給
される。このアドレスバッファはアドレスデータを取り
込んだ後、このアドレスデータをパイプライン動作のた
めに次のサイクルまで保持しておくものである。データ
ライン１１には読出し用の経路として、データセンスア
ンプ１２、データラッチ（ＤＬ）１３、中間データラッ
チ（ＩＤＬ）１４、データバッファ１５が接続され、書
込み用の経路として、書込みバッファ１８、中間書込み
ラッチ（ＩＷＬ）１７、データ入力（Ｄｉｎ）バッファ
１６が接続されている。
されたメモリセルアレイ（図示せず）のうちの列
（ａ）、列（ｂ）などの複数のメモリセル列に対する列
線が接続されている。各列線には列選択信号ＣＳＬによ
り導通するトランスファゲートが設けられており、アド
レスによって列デコーダ（Ｃ／Ｄ）２２から出力される
ＣＳＬ信号によってトランスファゲートのいずれかが導
通し、データライン１１とデータの転送を行う列が選択
される。列アドレスは列アドレスバッファ（ＣＡＢ）１
９によって取り込まれ、２つのアドレスバッファ（ＡＬ
１）２０と（ＡＬ２）２１を経て列デコーダ２２に供給
される。このアドレスバッファはアドレスデータを取り
込んだ後、このアドレスデータをパイプライン動作のた
めに次のサイクルまで保持しておくものである。データ
ライン１１には読出し用の経路として、データセンスア
ンプ１２、データラッチ（ＤＬ）１３、中間データラッ
チ（ＩＤＬ）１４、データバッファ１５が接続され、書
込み用の経路として、書込みバッファ１８、中間書込み
ラッチ（ＩＷＬ）１７、データ入力（Ｄｉｎ）バッファ
１６が接続されている。
【００２７】読出し時には、データセンスアンプ１２が
駆動され、ここで読出されたデータを増幅しかつラッチ
する。このデータはデータラッチ（ＤＬ）１３と中間デ
ータラッチ（ＩＷＬ）１４の２つのラッチを経てデータ
出力（Ｄｏｕｔ）バッファ１５へ転送され出力される。
駆動され、ここで読出されたデータを増幅しかつラッチ
する。このデータはデータラッチ（ＤＬ）１３と中間デ
ータラッチ（ＩＷＬ）１４の２つのラッチを経てデータ
出力（Ｄｏｕｔ）バッファ１５へ転送され出力される。
【００２８】一方、書込み時にはデータ入力バッファ１
６で取込まれたデータは中間書込みラッチ（ＩＤＬ）１
７を経て書込みバッファ１８へ転送され、この書込みバ
ッファ１８が駆動される。
６で取込まれたデータは中間書込みラッチ（ＩＤＬ）１
７を経て書込みバッファ１８へ転送され、この書込みバ
ッファ１８が駆動される。
【００２９】次に、このような構成のデータ転送回路を
制御してパイプライン高速ページモードを実現する様子
を詳細に説明する。
制御してパイプライン高速ページモードを実現する様子
を詳細に説明する。
【００３０】図２は読出しの時の制御方法を示すタイミ
ングチャートであり、一連のデータ転送のシーケンスを
示している。以下の説明において、ＨＯＬＤはデータの
ラッチ状態、ＴＲＮＳはデータを受け付けてラッチの内
容が前段から転送されてきたデータに変化する状態をそ
れぞれ表わしている。
ングチャートであり、一連のデータ転送のシーケンスを
示している。以下の説明において、ＨＯＬＤはデータの
ラッチ状態、ＴＲＮＳはデータを受け付けてラッチの内
容が前段から転送されてきたデータに変化する状態をそ
れぞれ表わしている。
【００３１】まずアドレスに関しては、アドレスラッチ
２０は常にＴＲＮＳ状態であり、何らラッチ作用を行な
わず、データは素通りする。また、列アドレスバッファ
１９およびアドレスラッチ２１は／ＣＡＳ信号がＶILに
あるときに、アドレスをラッチするように働く。従って
図２に示されているようにアドレスＡ（ａ）やＡ（ｂ）
はアドレスラッチ２１でラッチされつつ列デコーダ２２
に転送され、この列デコーダ２２によって列選択が図２
のように行われる。図２においては、ＣＳＬ（ａ）の次
にＣＳＬ（ｂ）がＯＮされる状態を示している。このよ
うにアドレスの遷移開始時点から列選択信号ＣＳＬがＯ
Ｎとなるので、選択された列からデータが読み出される
と共にデータセンスアンプ１２がＴＲＮＳ状態となりデ
ータが十分確定するとＨＯＬＤ状態になりデータをラッ
チする。するとデータラッチ１３がＴＲＮＳ状態となり
データセンスアンプのデータを受け付け、データが確定
するとデータをラッチする。ここで／ＣＡＳ信号が立ち
下がるとデータ出力バッファ１５がＴＲＮＳ状態にな
り、中間データラッチ１４にラッチされているデータを
受け付けて出力する。この中間データラッチ１４のデー
タは前サイクルのアドレスの遷移からのものである。暫
くするとデータ出力バッファ１５はＨＯＬＤ状態になり
出力状態を固定するのでデータラッチ１３およびデータ
出力バッファ１５がＨＯＬＤ状態にあることを条件にＴ
ＲＡＮＳ状態となった中間データラッチ１４に、そのラ
ッチされているデータ（ａ）を受け付け、データが確定
すると次の／ＣＡＳ信号の立ち下がりに備えてデータを
ラッチする。なお、中間データラッチ１４がＴＲＮＳ状
態になるにはデータラッチ１４がＨＯＬＤ状態になって
いることが必要であり、サイクルが短い場合にデータが
確実に転送されることを保証している。したがって、中
間データラッチ１４がアドレスの遷移から始まるデータ
ラッチまでのデータ転送と／ＣＡＳ信号の立ち下がりか
ら始まるデータの出力の中継ぎをして２サイクルの／Ｃ
ＡＳ信号サイクルでデータを矛盾なく出力できるように
している。
２０は常にＴＲＮＳ状態であり、何らラッチ作用を行な
わず、データは素通りする。また、列アドレスバッファ
１９およびアドレスラッチ２１は／ＣＡＳ信号がＶILに
あるときに、アドレスをラッチするように働く。従って
図２に示されているようにアドレスＡ（ａ）やＡ（ｂ）
はアドレスラッチ２１でラッチされつつ列デコーダ２２
に転送され、この列デコーダ２２によって列選択が図２
のように行われる。図２においては、ＣＳＬ（ａ）の次
にＣＳＬ（ｂ）がＯＮされる状態を示している。このよ
うにアドレスの遷移開始時点から列選択信号ＣＳＬがＯ
Ｎとなるので、選択された列からデータが読み出される
と共にデータセンスアンプ１２がＴＲＮＳ状態となりデ
ータが十分確定するとＨＯＬＤ状態になりデータをラッ
チする。するとデータラッチ１３がＴＲＮＳ状態となり
データセンスアンプのデータを受け付け、データが確定
するとデータをラッチする。ここで／ＣＡＳ信号が立ち
下がるとデータ出力バッファ１５がＴＲＮＳ状態にな
り、中間データラッチ１４にラッチされているデータを
受け付けて出力する。この中間データラッチ１４のデー
タは前サイクルのアドレスの遷移からのものである。暫
くするとデータ出力バッファ１５はＨＯＬＤ状態になり
出力状態を固定するのでデータラッチ１３およびデータ
出力バッファ１５がＨＯＬＤ状態にあることを条件にＴ
ＲＡＮＳ状態となった中間データラッチ１４に、そのラ
ッチされているデータ（ａ）を受け付け、データが確定
すると次の／ＣＡＳ信号の立ち下がりに備えてデータを
ラッチする。なお、中間データラッチ１４がＴＲＮＳ状
態になるにはデータラッチ１４がＨＯＬＤ状態になって
いることが必要であり、サイクルが短い場合にデータが
確実に転送されることを保証している。したがって、中
間データラッチ１４がアドレスの遷移から始まるデータ
ラッチまでのデータ転送と／ＣＡＳ信号の立ち下がりか
ら始まるデータの出力の中継ぎをして２サイクルの／Ｃ
ＡＳ信号サイクルでデータを矛盾なく出力できるように
している。
【００３２】図１のシステム構成において、図６に示し
た読出し経路Ａ１は中間データラッチ１４にデータがラ
ッチされるまでに対応し、経路Ａ２は中間データラッチ
１４からデータバッファ１５への経路、経路Ａ３はデー
タバッファ１５から出力までの経路に対応することにな
る。
た読出し経路Ａ１は中間データラッチ１４にデータがラ
ッチされるまでに対応し、経路Ａ２は中間データラッチ
１４からデータバッファ１５への経路、経路Ａ３はデー
タバッファ１５から出力までの経路に対応することにな
る。
【００３３】図３は書込みの場合を示すタイミングチャ
ートである。
ートである。
【００３４】書込みの場合にはデータの取り込みサイク
ルと実際にセルにデータを書き込むサイクルが１サイク
ル異なっているためアドレスの処理に読出し時とは違っ
た工夫が必要である。この例では図２の場合と比べて、
列アドレスバッファ１９とアドレスラッチ２１の動作は
読出しの時と同じであるが、アドレスラッチ２０の動作
のさせ方が異なる。
ルと実際にセルにデータを書き込むサイクルが１サイク
ル異なっているためアドレスの処理に読出し時とは違っ
た工夫が必要である。この例では図２の場合と比べて、
列アドレスバッファ１９とアドレスラッチ２１の動作は
読出しの時と同じであるが、アドレスラッチ２０の動作
のさせ方が異なる。
【００３５】アドレスラッチ２０は／ＣＡＳ信号が立下
ってアドレスが列アドレスバッファでラッチされるとし
ばらくしてＴＲＮＳ状態となり、列アドレスバッファの
アドレスデータを取り込む。／ＣＡＳ信号の立ち上がり
でアドレスラッチ２０はＨＯＬＤになりアドレスデータ
はラッチされてＴＲＮＳ状態になったアドレスラッチ２
１に転送される。次に／ＣＡＳ信号が立下がると、この
アドレスラッチ２１にラッチされたアドレスデータに従
って列デコーダ２２から列選択信号ＣＳＬの一つが選択
的にＯＮとなり、これにつながる列にデータライン１１
からデータが書き込まれることになる。
ってアドレスが列アドレスバッファでラッチされるとし
ばらくしてＴＲＮＳ状態となり、列アドレスバッファの
アドレスデータを取り込む。／ＣＡＳ信号の立ち上がり
でアドレスラッチ２０はＨＯＬＤになりアドレスデータ
はラッチされてＴＲＮＳ状態になったアドレスラッチ２
１に転送される。次に／ＣＡＳ信号が立下がると、この
アドレスラッチ２１にラッチされたアドレスデータに従
って列デコーダ２２から列選択信号ＣＳＬの一つが選択
的にＯＮとなり、これにつながる列にデータライン１１
からデータが書き込まれることになる。
【００３６】一方、データについてはアドレスデータが
取り込まれるサイクルと同じサイクルにおいて／ＣＡＳ
信号と／ＷＥのどちらかの遅いほうの立ち下がりで外部
からデータ入力バッファ１６へ取り込まれる。／ＷＥの
立下りの方が遅く、この立下りでアドレスデータの取込
みが行われる場合をディレイドライト（遅延書込み）、
／ＣＡＳ信号の方が遅く、この立下りでアドレスデータ
の取込みが行われる場合をアーリーライト（早期書込
み）と言う。データ入力バッファ１６はデータを取り込
んだ後にそのデータをラッチし、次のデータ取込みまで
データをＨＯＬＤする。
取り込まれるサイクルと同じサイクルにおいて／ＣＡＳ
信号と／ＷＥのどちらかの遅いほうの立ち下がりで外部
からデータ入力バッファ１６へ取り込まれる。／ＷＥの
立下りの方が遅く、この立下りでアドレスデータの取込
みが行われる場合をディレイドライト（遅延書込み）、
／ＣＡＳ信号の方が遅く、この立下りでアドレスデータ
の取込みが行われる場合をアーリーライト（早期書込
み）と言う。データ入力バッファ１６はデータを取り込
んだ後にそのデータをラッチし、次のデータ取込みまで
データをＨＯＬＤする。
【００３７】データ取込みサイクルの列選択信号ＣＳＬ
がオフ状態になり、かつデータ入力バッファがデータの
ＨＯＬＤ状態になったら、新しいデータが保持されたこ
とを意味するので、中間書込みラッチ１７がＴＲＮＳ状
態になりデータ入力バッファ１６のデータを取込み、そ
の後ＨＯＬＤ状態になる。また、列選択信号ＣＳＬがオ
フになると、書込みバッファ１８はリセット状態になり
データライン１１のデータは一度消去され中間書込みラ
ッチ１７にデータが確定した頃に再びＴＲＮＳ状態にな
ってデータライン１１にデータを書込む動作を始める。
このデータライン１１に書込まれているデータが、次の
／ＣＡＳ信号サイクルの先頭でオンする列選択信号ＣＳ
Ｌによって列に書込まれ、セルデータを書換えることに
なる。
がオフ状態になり、かつデータ入力バッファがデータの
ＨＯＬＤ状態になったら、新しいデータが保持されたこ
とを意味するので、中間書込みラッチ１７がＴＲＮＳ状
態になりデータ入力バッファ１６のデータを取込み、そ
の後ＨＯＬＤ状態になる。また、列選択信号ＣＳＬがオ
フになると、書込みバッファ１８はリセット状態になり
データライン１１のデータは一度消去され中間書込みラ
ッチ１７にデータが確定した頃に再びＴＲＮＳ状態にな
ってデータライン１１にデータを書込む動作を始める。
このデータライン１１に書込まれているデータが、次の
／ＣＡＳ信号サイクルの先頭でオンする列選択信号ＣＳ
Ｌによって列に書込まれ、セルデータを書換えることに
なる。
【００３８】このように、中間書込みラッチ１７は、／
ＣＡＳ信号とは独立に設定される外部信号／ＷＥのタイ
ミングで制御されるデータ入力バッファ１６とともに、
次のサイクルの／ＣＡＳ信号から決まる列へのデータ書
込みの際のデータ転送の中継を行っている。
ＣＡＳ信号とは独立に設定される外部信号／ＷＥのタイ
ミングで制御されるデータ入力バッファ１６とともに、
次のサイクルの／ＣＡＳ信号から決まる列へのデータ書
込みの際のデータ転送の中継を行っている。
【００３９】このシステム構成の場合、図７におけるａ
１はデータ入力バッファ１６と中間書込みラッチ１７の
手前まで、ａ２は中間書込みラッチ１７以降書込みバッ
ファ１８を経て列選択線ＣＳＬの手前まで、そしてａ３
は列のデータ経路にそれぞれ対応する。
１はデータ入力バッファ１６と中間書込みラッチ１７の
手前まで、ａ２は中間書込みラッチ１７以降書込みバッ
ファ１８を経て列選択線ＣＳＬの手前まで、そしてａ３
は列のデータ経路にそれぞれ対応する。
【００４０】次に書込みモードから読出しモードへとパ
イプラインのモードを切換える場合の制御信号の条件に
ついて図４を参照して説明する。
イプラインのモードを切換える場合の制御信号の条件に
ついて図４を参照して説明する。
【００４１】図４はアドレスａを取り込むサイクルの後
で書込みから読出しへと変わる場合を示している。アド
レスがａのサイクルは／ＣＡＳ信号の立ち下がりで／Ｗ
Ｅ信号が“Ｌ”であるから直ぐデータの取り込みを始め
て、次の／ＣＡＳ信号サイクルで列ａにデータを書き
込む。サイクルのように／ＣＡＳ信号が“Ｌ”である
期間常に／ＷＥ信号が“Ｈ”であると、／ＣＡＳ信号の
立ち上がり時に内部の動作は読出しに切り替わり、／Ｃ
ＡＳ信号が“Ｈ”の期間のアドレスに対してデータアク
セスの動作が始まる。のサイクルは内部でアドレスが
Ａのデータを転送しており、つぎのサイクルの／ＣＡＳ
信号でこのデータが出力されることになる。このよう
に、書込みから読出しに切り換える場合に、アドレスも
データ入力も有効にならないのようなサイクル、いわ
ゆるダミーサイクルを設けることにより、円滑な切換え
動作が可能となる。
で書込みから読出しへと変わる場合を示している。アド
レスがａのサイクルは／ＣＡＳ信号の立ち下がりで／Ｗ
Ｅ信号が“Ｌ”であるから直ぐデータの取り込みを始め
て、次の／ＣＡＳ信号サイクルで列ａにデータを書き
込む。サイクルのように／ＣＡＳ信号が“Ｌ”である
期間常に／ＷＥ信号が“Ｈ”であると、／ＣＡＳ信号の
立ち上がり時に内部の動作は読出しに切り替わり、／Ｃ
ＡＳ信号が“Ｈ”の期間のアドレスに対してデータアク
セスの動作が始まる。のサイクルは内部でアドレスが
Ａのデータを転送しており、つぎのサイクルの／ＣＡＳ
信号でこのデータが出力されることになる。このよう
に、書込みから読出しに切り換える場合に、アドレスも
データ入力も有効にならないのようなサイクル、いわ
ゆるダミーサイクルを設けることにより、円滑な切換え
動作が可能となる。
【００４２】以上の実施例では入力アドレスを保持する
のに２段のアドレスラッチを用いているが、１段目のア
ドレスラッチは列アドレスバッファの機能の一部と考え
ることもできる。
のに２段のアドレスラッチを用いているが、１段目のア
ドレスラッチは列アドレスバッファの機能の一部と考え
ることもできる。
【００４３】また、データ入力経路およびデータ出力経
路に設けられた中間ラッチの保持時間は次のサイクルに
達するものであれば、任意の時間とすることができる。
路に設けられた中間ラッチの保持時間は次のサイクルに
達するものであれば、任意の時間とすることができる。
【００４４】
【発明の効果】以上のように、本発明によれば、列アド
レス入力経路、書込みデータ入力経路、データ出力経路
のそれぞれにデータ保持回路を設け、これらを読出しお
よび書込みに応じて適当なタイミングで動作させること
により、データ保持回路により分離された経路に対応し
てデータ転送動作を順次行うことができ、高速かつ効率
的な動作を行わせることができる。
レス入力経路、書込みデータ入力経路、データ出力経路
のそれぞれにデータ保持回路を設け、これらを読出しお
よび書込みに応じて適当なタイミングで動作させること
により、データ保持回路により分離された経路に対応し
てデータ転送動作を順次行うことができ、高速かつ効率
的な動作を行わせることができる。
【図１】パイプライン高速ページモードの具体的なシス
テム構成図。
テム構成図。
【図２】図１のシステムの読出し時の制御タイミングを
示すタイミングチャート。
示すタイミングチャート。
【図３】図１のシステムの書込み時の制御タイミングを
示すタイミングチャート。
示すタイミングチャート。
【図４】パイプライン高速ページモードにおける書込み
から読出しへの切換え制御タイミングを示すタイミング
チャート。
から読出しへの切換え制御タイミングを示すタイミング
チャート。
【図５】従来の高速ページモードにおいて読出しと書込
みとを切換える際のタイミングを示すタイミングチャー
ト。
みとを切換える際のタイミングを示すタイミングチャー
ト。
【図６】従来のデータの読出し時のデータ転送経路を示
す構成図。
す構成図。
【図７】従来のデータの書込み時のデータ転送経路を示
す構成図。
す構成図。
【図８】従来の高速ページ読出しモードのデータ転送経
路部分の時間割り付けを示すタイミングチャート。
路部分の時間割り付けを示すタイミングチャート。
【図９】従来のパイプライン高速ページ読出しモードの
データ転送経路部分の時間割り付けを示すタイミングチ
ャート。
データ転送経路部分の時間割り付けを示すタイミングチ
ャート。
【図１０】従来の高速ページ書込みモードのデータ転送
経路部分の時間割り付けを示すタイミングチャート。
経路部分の時間割り付けを示すタイミングチャート。
【図１１】従来のパイプライン高速ページ書込みモード
のデータ転送経路部分の時間割り付け示すタイミングチ
ャート。
のデータ転送経路部分の時間割り付け示すタイミングチ
ャート。
１１ データライン １２ データセンスアンプ １３ データラッチ １４ 中間データラッチ １５ データ出力バッファ １６ データ入力バッファ １７ 中間書込みラッチ １８ 書込みバッファ １９ 列アドレスバッファ ２０，２１ アドレスラッチ ２２ 列デコーダ
Claims (6)
- 【請求項１】ダイナミックメモリセルがマトリクス状に
配置されたランダムアクセスメモリアレイと、 前記ランダムアクセスメモリアレイに対する列アドレス
を第１のサイクルで外部から取込み、列アドレス信号の
レベル変換を行う列アドレスバッファ回路と、 この列アドレスバッファ回路でレベル変換されたアドレ
スデータを書込み時には次の第２のサイクルまで保持
し、読出し時には保持を行うことなく通過転送するアド
レスデータ保持回路と、 このアドレスデータ保持回路で保持されたアドレスデー
タを基に列選択信号を形成するデコーダと、 書込み時にセルに書込むべき書込みデータを前記第１の
サイクルで外部から取り込み、信号のレベル変換を行う
データ入力バッファ回路と、 前記列アドレスに従って選択される列へのデータ転送経
路の中間に設けられ、前記書込みデータを前記第２のサ
イクルまで保持する書込みデータ保持回路と、 読出し時に前記アドレスデータ保持回路の出力列アドレ
スに従って選択される列からの読出しデータを検知増幅
するセンス増幅回路と、 前記センス増幅回路で増幅された読出しデータを保持す
る読出しデータ保持回路と、 前記読出しデータ保持回路の出力を外部に出力するデー
タ出力バッファと、を備えたランダムアクセスメモリ装
置。 - 【請求項２】前記アドレスデータ保持回路が２段のラッ
チ回路をなしていることを特徴とする請求項１に記載の
ランダムアクセスメモリ装置。 - 【請求項３】前記書込みデータ保持回路が中間書込みラ
ッチ回路および書込みバッファにより構成されているこ
とを特徴とする請求項１または２に記載のランダムアク
セスメモリ装置。 - 【請求項４】前記読出しデータ保持回路がデータラッチ
回路および中間データラッチ回路により構成されている
ことを特徴とする請求項１ないし３のいずれかに記載の
ランダムアクセスメモリ装置。 - 【請求項５】ダイナミックメモリセルがマトリクス状に
配置されたランダムアクセスメモリアレイと、 前記ランダムアクセスメモリアレイに対する列アドレス
を外部から取込み、列アドレス信号のレベル変換を行う
列アドレスバッファ回路と、 この列アドレスバッファ回路でレベル変換されたアドレ
スデータを保持するアドレスデータ保持回路と、 このアドレスデータ保持回路で保持されたアドレスデー
タを基に列選択信号を形成するデコーダと、 セルに書込むべき書込みデータを外部から取り込み、信
号のレベル変換を主に行うデータ入力バッファ回路と、 前記列アドレスに従って選択される列へのデータ転送経
路の中間で書込みデータを保持する書込みデータ保持回
路と、 前記列アドレスに従って選択される列からの読出しデー
タを検知増幅するセンス増幅回路と、 前記センス増幅回路で増幅された読出しデータを保持す
る読出しデータ保持回路と、 前記中間データ保持回路の出力を外部に出力するデータ
出力バッファとを備えたランダムアクセスメモリ装置の
制御方法であって、 データ書込み時には、第１のサイクルで取込んだアドレ
スデータを前記アドレスデータ保持回路で一旦保持した
後、次の第２のサイクルで書込みアドレス列を選択し、
書込むべきデータを前記第１のサイクルで外部から前記
データ入力バッファに取込み、前記書込みデータ保持回
路に一旦保持した後、前記第２のサイクルで前記選択さ
れた列に転送し、 データ読出し時には、前記第１のサイクルで取込んだア
ドレスデータを前記アドレスデータ保持回路で保持する
ことなく直ちにそのサイクル内でアドレス列を選択して
セルデータを読出し、この読出しデータを前記データ保
持回路に一旦保持した後、前記第２のサイクルで前記デ
ータ出力バッファから外部に出力するようにしたランダ
ムアクセスメモリ装置のパイプライン・ページモード制
御方法。 - 【請求項６】データ書込みからデータ読出しへの切換え
指示がサイクルの途中で与えられた場合、そのサイクル
を与えられたアドレスデータに基づいて選択された列か
らのデータ出力も、そのサイクルで与えられた書込みデ
ータの書込みも行わないダミーのサイクルとし、その次
のサイクルから読み出し動作が始まり、更に次のサイク
ルで読み出しサイクルの最初のデータを出力するように
した請求項５に記載のランダムアクセスメモリ装置のパ
イプライン・ページモード制御方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13408691A JP3178859B2 (ja) | 1991-06-05 | 1991-06-05 | ランダムアクセスメモリ装置およびそのパイプライン・ページモード制御方法 |
| US07/892,820 US5251181A (en) | 1991-06-05 | 1992-06-05 | Random access memory device and method of controlling same in pipe line page mode |
| DE69224447T DE69224447T2 (de) | 1991-06-05 | 1992-06-05 | Direktzugriffspeicher und sein Steuerverfahren in Pipe-Line-Seitenmodus |
| EP92109536A EP0517240B1 (en) | 1991-06-05 | 1992-06-05 | Random access memory device and method of controlling same in pipe line page mode |
| KR1019920009757A KR950008442B1 (ko) | 1991-06-05 | 1992-06-05 | 랜덤 액세스 메모리 장치와 그 제어방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13408691A JP3178859B2 (ja) | 1991-06-05 | 1991-06-05 | ランダムアクセスメモリ装置およびそのパイプライン・ページモード制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04358392A JPH04358392A (ja) | 1992-12-11 |
| JP3178859B2 true JP3178859B2 (ja) | 2001-06-25 |
Family
ID=15120090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13408691A Expired - Fee Related JP3178859B2 (ja) | 1991-06-05 | 1991-06-05 | ランダムアクセスメモリ装置およびそのパイプライン・ページモード制御方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5251181A (ja) |
| EP (1) | EP0517240B1 (ja) |
| JP (1) | JP3178859B2 (ja) |
| KR (1) | KR950008442B1 (ja) |
| DE (1) | DE69224447T2 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05266652A (ja) * | 1992-03-23 | 1993-10-15 | Hitachi Ltd | パイプライン動作型メモリシステム |
| EP0607668B1 (en) * | 1993-01-21 | 1999-03-03 | Advanced Micro Devices, Inc. | Electronic memory system and method |
| JP3778579B2 (ja) * | 1993-11-16 | 2006-05-24 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US5490113A (en) * | 1994-06-15 | 1996-02-06 | Digital Equipment Corporation | Memory stream buffer |
| JP3013714B2 (ja) * | 1994-09-28 | 2000-02-28 | 日本電気株式会社 | 半導体記憶装置 |
| KR100209364B1 (ko) * | 1995-10-27 | 1999-07-15 | 김영환 | 메모리장치 |
| US7681005B1 (en) * | 1996-01-11 | 2010-03-16 | Micron Technology, Inc. | Asynchronously-accessible memory device with mode selection circuitry for burst or pipelined operation |
| US5801563A (en) * | 1996-01-19 | 1998-09-01 | Sgs-Thomson Microelectronics, Inc. | Output driver circuitry having a single slew rate resistor |
| US5657292A (en) * | 1996-01-19 | 1997-08-12 | Sgs-Thomson Microelectronics, Inc. | Write pass through circuit |
| US5619456A (en) * | 1996-01-19 | 1997-04-08 | Sgs-Thomson Microelectronics, Inc. | Synchronous output circuit |
| US5712584A (en) * | 1996-01-19 | 1998-01-27 | Sgs-Thomson Microelectronics, Inc. | Synchronous stress test control |
| US5701275A (en) * | 1996-01-19 | 1997-12-23 | Sgs-Thomson Microelectronics, Inc. | Pipelined chip enable control circuitry and methodology |
| US5767709A (en) * | 1996-01-19 | 1998-06-16 | Sgs-Thomson Microelectronics, Inc. | Synchronous test mode initalization |
| JP3192077B2 (ja) | 1996-01-30 | 2001-07-23 | 日本電気株式会社 | 半導体記憶装置 |
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