JPS62202537A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS62202537A
JPS62202537A JP61032955A JP3295586A JPS62202537A JP S62202537 A JPS62202537 A JP S62202537A JP 61032955 A JP61032955 A JP 61032955A JP 3295586 A JP3295586 A JP 3295586A JP S62202537 A JPS62202537 A JP S62202537A
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JP
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section
circuit
logic
ram
logic section
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JP61032955A
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Kazuyasu Akimoto
秋元　一泰
Katsumi Ogiue
荻上　勝己
Takeo Uchiyama
内山　武夫
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Hitachi Ltd
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Hitachi Ltd
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
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  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体集積回路技術さらには論理ＬＳＩ（
大規模集積回路）に適用して特に有効な技術に関し、た
とえばＲＡＭ　（ランダム・アクセス・メモリ）を主体
とし、周辺にロジック回路を有するようにされた論理Ｌ
ＳＩに利用して有効な技術に関する。
［従来技術］ 汎用ＲＡＭやゲートアレイを組合せて計算機等のシステ
ムを構成する場合、各ＬＳＩ間ではテンケイ（以下１０
にのように記す）もしくは百ケイ（以下Ｌｏｏｋのよう
に記す）と呼ばれる比較的振幅の大きなＥＣＬレベルに
よって信号のやりとりが行われていた。
また、たとえばＲＡＭを用いて計算機のコントロール・
ストレージのようなシステムを構成する場合には、第５
図に示すように、ＲＡＭ２の前段にアドレスのラッチ回
路のようなロジック部１を、またＲＡＭ２の後段にＦＣ
Ｃ（エラー・コレクティング・コード）と呼ばれる誤り
訂正回路のようなロジック部３を接続することがある。
［発明が解決しようとする問題点］ このようなメモリ・システムを構成する場合、従来の汎
用ＲＡＭは周辺にロジック回路を有していないので、ゲ
ートアレイ等の論理ＬＳＩによって上記周辺ロジック部
１や３を構成しなければならない。
従って、ロジック部１とＲＡＭ２の間およびＲＡＭ２と
ロジック部３との間の信号は、ＬＳＩ間の信号レベルと
して規定された１０にもしくは１００にのＥＣＬレベル
にされることになる。
その場合、１０にもしくはＬｏｏｋのＥＣＬレベルの振
幅は、ＲＡＭやゲートアレイ内部の信号の振幅に比べて
大きいので、ＲＡＭやロジック部の入出力部には、駆動
力の大きな出カバソファやレベル変換機能を有する入カ
バソファがそれぞれ必要となる。従って、上記メモリ・
システムにおいては、人出カバソファ回路における遅延
時間が相当長いものとなっている。
一方、上記のようなメモリ・システムの高速化を図る場
合、ＲＡＭの内部やゲートアレイの内部の信号速度はか
なり高速化され、技術的に限界に来ている。従って、上
記のような汎用ＲＡＭを用いたメモリ・システムの構成
のままでは、・システムの高速化が困難であることが分
かった。
この発明の目的は、ＲＡＭを主体とするメモリ・システ
ムにおける高速化を図ることにある。
この発明の他の目的は、簡単な論理機能を有し、しかも
高速動作可能な半導体記憶装置を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
すなわち、メモリ回路の周辺にゲートアレイ等からなる
ロジック部を配設し、これらの回路を同一の半導体チッ
プ上に一体的に組み込むとともに、ロジック部とメモリ
回路間の信号は、相補的なコンプリメンタリ信号とする
ものである。
［作用］ 上記した手段によれば、外部の信号よりも振幅を小さく
できるとともに、特にゲート遅延時間の長い入カバソフ
ァや出力バッファを省略でき、これによってメモリ・シ
ステムの高速化を図るという上記目的を達成するもので
ある。
［実施例コ 第１図には１本発明を周辺に小規模のロジック部を有す
るワンチップ化されたＲＡＭ主体のメモリ・システムＬ
ＳＩに適用した場合の一実施例を示す。
特に制限されないが１図中鎖線Ａで囲まれた各回路ブロ
ックは単結晶シリコン基板のような一個の半導体チップ
上において形成される。
すなわち、ＲＡＭ部２の前段にアドレスラッチ回路のよ
うなロジック部１が、またＲＡＭ２の後段に誤り訂正回
路のようなロジック部３がそれぞれ設けられている。し
かして、この実施例では、前段のロジック部１は、外部
からの−０，９〜−１，７Ｖ（７）ようなＥＣＬ１０ｋ
Ｌ／ベル（１）信号Ｖｉｎ（アドレスＡ　ｉ　）を受け
て、−１，６〜−２゜２ｖのような低振幅の信号を形成
する入力バッファ１１のみ設けられ、出力バッファは省
略されている。つまり、ロジック部１の内部ロジック回
路１２の最終段の低振幅の出力信号が、直接ＲＡＭ部２
に供給されている。しかも、この場合、ロジック部１か
ら後段のＲＡＭ部２に対しては、コンプリメンタリ信号
ａｉ、ａｉとして出力されるようにされている６ ＲＡＭ部２は、ロジック部１からアドレス信号がコンプ
リメンタリ信号として供給されるため、入力バッファが
省略可能となり、上記ロジック部１から供給されたコン
プリメンタリ信号ａｉ、τｉが直接デコーダ回路２１に
入力される。また、この相補アドレス信号が入力される
ことによって、メモリアレイ２２から読み出されたデー
タ信号は、センスゲート２３によって直接後段の回路に
出力されるようにされている。つまり、この場合、読み
出された信号はセンスゲート２３からコンプリメンタリ
信号ｄ、ｄのまま出力される。
従って、この実施例のメモリ・システムでは、従来シス
テム（第５図参照）のＲＡＭに設けられていた例えば第
２図（Ａ）に示すような入力バッファ（アドレスバッフ
ァ）が、同図ＣＢ）のように簡略化される６つまり、Ｅ
ＣＬ回路からなる入力部が不要となり、ロジック部１か
らのコンプリメンタリ信号ａｉ、ａｉを直接マルチエミ
ッタ・トランジスタＱｅ□、Ｑｅ２・・・・に入力でき
るようになる。
以上のように、この実施例では、ロジック部１からＲＡ
Ｍ部２へ供給されるアドレス信号およびＩ２ＡＭ部２か
らロジック部３へ供給されるデータ信号がそれぞれコン
プリメンタリ信号とされている。そのため、従来のシス
テム（第５図参照）のように、一本の信号線でアドレス
信号やデータ信号を送受する場合に比べて、信号の振幅
を小さくできる。つまり、信号が片側のみの場合には、
そのレベルのハイ、ロウを判定するのにそれらの中間の
基準電圧Ｖｅｅのような絶対レベルを基準にしなければ
ならない。これに対し、信号がコンプリメンタリの場合
には、差動的にレベルを検出することができる。
従って、同じ大きさのノイズに対し、コンプリメンタリ
信号は片側のみの信号に比べて２倍の余裕を有する。そ
のため、信号の振幅も小さくすることができる。その結
果、信号の変化が早くなって回路全体の遅延時間が短く
なり、システムの動作速度が向上される。なお、この実
施例では、同一チップ上にロジック部１．３およびＲＡ
Ｍ部２が形成されているので、マルチチップ・システム
のような出力信号線の数の制約がない。そのため、上記
のごとくコンプリメンタリ信号のまま信号を送ることが
実現し易い。
しかも、この実施例では、上記ロジック部１゜３および
ＲＡＭ部２が同一半導体チップ上に形成されているため
、入出力信号線の負荷容量が小さい。そのため、コンプ
リメンタリ信号ａｉ、ａｉやｄ、ｄを出力する回路素子
は、それほど大きな駆動力を必要としない。その結果、
上記実施例のように、ロジック部１とＲＡＭ部２はそれ
ぞれ出力バッファが不要となり、内部信号をそのまま出
力することができる。
従って、この実施例のメモリ・システムでは、従来シス
テムのＲＡＭに設けられていた第３図（Ａ）に示すよう
な出力バッファが、同図（Ｂ）に示すようにに簡略化さ
れる。つまり、出力バッファの有していたＥＣＬ差動ロ
ジック部が不要となり、センスゲート２３の出力をエミ
ッタフォロワＥＦＩ、ＥＦ２を通すだけで出力できるよ
うになる。また、ＲＡＭ部２からロジック部３に対して
、外部ＥＣＬレベルよりも振幅の小さな内部信号レベル
のまま供給されるため、ロジック部３の入口にはレベル
変換用の入カバソファが不要となる。
以上のようにこの実施例のメモリ・システムは、ロジッ
ク部１とＲＡＭ部２との間およびＲＡＭ部２とロジック
部３との間で信号をやりとりするための入出力バッファ
回路が省略されている。そのため、前段ロジック部１の
出力バッファ、ＲＡＭ部２の入カバソファおよび出力バ
ッファ、さらに後段ロジック部３の入カバソファの３つ
バッファにおけるゲート遅延時間分だけメモリ・システ
ムの信号速度が速くなる。特に出力バッファは一般に負
荷駆動能力を大きくするため素子寸法が大きくされるの
で、ゲート遅延時間も大きかった。しかるに、この実施
例では、前段ロジック部１とＲＡＭ部２における出力バ
ッファが不要になるため、高速化に寄与するところが大
きい。
さらに、この実施例では、特に制限されないが上記ロジ
ック部１および３がそれぞれゲートアレイによって構成
されるようにされている。このように、ＲＡＭの周辺の
ロジック部をゲートアレイにより構成することによって
、例えば上記実施例のように、ロジック部１にアドレス
ラッチ回路を構成したり、あるいはアドレスのインクリ
メント回路を構成することができる。また、ロジック部
１．３によって、メモリのブロック構成を変換し、４ビ
ツト出力を８ビツト出力に変えてやるようなこともでき
る。
このように、ＲＡＭの周辺にゲートアレイからなるロジ
ック部を同一チップ上に設けておくことによって、ＲＡ
Ｍの使い易さが良好になるとともに、各回路部間の人出
カバソファが省略できることによりメモリ・システムの
スピードアップが可能となる。
また、上記実施例では、ＲＡＭ部２の前段と後段にそれ
ぞれロジック部１と３が設けられているが、ＲＡＭ部２
の前段または後段のいずれか一方にのみロジック部が設
けられた構成、あるいは第４図に示すようにロジック部
１と３の間にこれら結ぶロジック部４が設けられた構成
にすることも可能である。
［発明の効果］ （１）メモリ回路の周辺にゲートアレイ等からなるロジ
ック部を配設し、これら同一半導体チップ上に一体的に
組み込むとともに、ロジック部とメモリ間の信号はコン
プリメンタリ信号としたので、外部の信号よりも振幅を
小さくして信号の変化を速くさせることができるととも
に、ＲＡＭやロジック部の出入り口にあったゲート遅延
時間の長い入カバソファや出力バッファを省略できると
いう作用により、メモリ・システムの高速化が可能にな
るという効果がある。
（２）メモリ回路の周辺にゲートアレイ等からなるロジ
ック部を配設し、これら同一半導体チップ上に一体的に
組み込むようにしたので、ロジック部によってメモリの
効率的なアクセスに必要な論理機能を付加することがで
きるという作用により、メモリが高機能化され、かつ使
い易くなるという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
バイポーラ型ＲＡＭを主体とするメモリ・システムに適
用したものいついて説明したが、ＭＯＳＦＥＴからなる
ＲＡＭあるいはＲＯＭ　（リード・オンリ・メモリ）を
主体とし、その周辺にロジック部を有するようなメモリ
・システムにも適用することができる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるメモリとロジック回
路とからなるメモリ・システムに適用した場合について
説明したが、この発明はこれに限定されず、従来複数個
に分割されていた論理ＬＳＩを、ワンチップ化もしくは
一つのパッケージ内にモジュールとして一体的に組み込
む場合に利用することができる。
【図面の簡単な説明】
第１図は、本発明をワンチップ化されたメモリ・システ
ムに適用した場合の一実施例を示すブロック図、 第２図は、従来のメモリ・システムと本発明に係るメモ
リ・システムにおけるＲＡＭ部の入力バッファの構成の
相違を示す回路図。 第３図は、同じく出力バッファの構成の相違を示す回路
図、 第４図は、本発明をメモリ・システムに適用した場合の
他の構成徊を示すブロック図、第５図は、従来のメモリ
・システムの構成例を示すブロック図である。 Δ・・・・半導体チップ、１，３・・・・ロジック部、
２・・・・ＲＡＭ部。 第　　１　　図 第　　４　　図 第５図

Claims (1)

  1. 【特許請求の範囲】 １、同一の半導体基板上に、メモリ回路とともにロジッ
    ク回路が形成され、上記各回路間の信号は入力バッファ
    および出力バッファを介することなく送受されるように
    され、その信号は、装置の外部の信号の振幅よりも小さ
    な振幅を持つコンプリメンタリ信号であることを特徴と
    する半導体集積回路装置。 ２、上記ロジック回路は、マスタスライス法による配線
    の形成により、所望の論理に従って動作するようにされ
    るゲートアレイによって構成されてなることを特徴とす
    る特許請求の範囲第１項記載の半導体集積回路装置。
JP61032955A 1986-02-19 1986-02-19 半導体集積回路装置 Pending JPS62202537A (ja)

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