JPH04247651A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04247651A JPH04247651A JP3013514A JP1351491A JPH04247651A JP H04247651 A JPH04247651 A JP H04247651A JP 3013514 A JP3013514 A JP 3013514A JP 1351491 A JP1351491 A JP 1351491A JP H04247651 A JPH04247651 A JP H04247651A
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 230000000644 propagated effect Effects 0.000 claims description 10
- 230000010354 integration Effects 0.000 abstract description 8
- 238000006243 chemical reaction Methods 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 230000001902 propagating effect Effects 0.000 description 2
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-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関するものである。
関するものである。
【０００２】
【従来の技術】半導体集積回路装置に内蔵されているセ
ルには、一般ロジックセルと大規模セルとがある。一般
ロジックセルは、複数のトランジスタ等により構成され
たロジック素子が形成されているマクロセル領域と、配
線領域とが明確に分かれて配置されている。これに対し
大規模セルは、メモリセルに代表されるように、高速化
や集積度の向上等の目的を達成するため最適化設計によ
り配置されており、マクロセル領域と配線領域とは明確
に区別されない。
ルには、一般ロジックセルと大規模セルとがある。一般
ロジックセルは、複数のトランジスタ等により構成され
たロジック素子が形成されているマクロセル領域と、配
線領域とが明確に分かれて配置されている。これに対し
大規模セルは、メモリセルに代表されるように、高速化
や集積度の向上等の目的を達成するため最適化設計によ
り配置されており、マクロセル領域と配線領域とは明確
に区別されない。
【０００３】図３に、従来の半導体集積回路装置２１の
概略構成を示す。大規模セル２２と一般ロジックセル２
３ａ及び２３ｂとが配置され、相互の間を信号線３１及
び３２が接続している。また、一般ロジックセル２３ａ
と２３ｂ間を接続する配線３５も存在する。ところが、
大規模セル２２は自身の機能に関するマクロセルと配線
のみを有しており、直接自身の機能に関係しないスルー
配線３４は設けられてはいなかった。
概略構成を示す。大規模セル２２と一般ロジックセル２
３ａ及び２３ｂとが配置され、相互の間を信号線３１及
び３２が接続している。また、一般ロジックセル２３ａ
と２３ｂ間を接続する配線３５も存在する。ところが、
大規模セル２２は自身の機能に関するマクロセルと配線
のみを有しており、直接自身の機能に関係しないスルー
配線３４は設けられてはいなかった。
【０００４】これは、次のような理由によるものである
。大規模セルには、メモリセルを例にとると微細化され
た微小容量のセルが内蔵されている。さらに、センスア
ンプやワード線、ビット線の部分では、高速動作を実現
するよう「０」又は「１」の信号論理振幅が小さく設定
されている。このため、大規模セル２２自身の機能に直
接関係しないスルー配線３４が通っていると、論理振幅
の大きい信号が入り込んでクロストーク等の雑音により
誤動作が生じる可能性が高い。そこで、大規模セル２２
の領域上にはスルー配線３４は通っていなかった。
。大規模セルには、メモリセルを例にとると微細化され
た微小容量のセルが内蔵されている。さらに、センスア
ンプやワード線、ビット線の部分では、高速動作を実現
するよう「０」又は「１」の信号論理振幅が小さく設定
されている。このため、大規模セル２２自身の機能に直
接関係しないスルー配線３４が通っていると、論理振幅
の大きい信号が入り込んでクロストーク等の雑音により
誤動作が生じる可能性が高い。そこで、大規模セル２２
の領域上にはスルー配線３４は通っていなかった。
【０００５】
【発明が解決しようとする課題】しかしスルー配線３４
を通すことができないため、大規模セル２２を迂回する
ように配線３３を設けて、一般ロジックセル２３ａと２
３ｂとを接続しなければならず、集積度向上の妨げとな
っていた。半導体技術の進歩に伴い３層以上の配線技術
が確率され、さらに４層も実現されようとしている現在
では、このような集積度の低下は大きな問題である。
を通すことができないため、大規模セル２２を迂回する
ように配線３３を設けて、一般ロジックセル２３ａと２
３ｂとを接続しなければならず、集積度向上の妨げとな
っていた。半導体技術の進歩に伴い３層以上の配線技術
が確率され、さらに４層も実現されようとしている現在
では、このような集積度の低下は大きな問題である。
【０００６】本発明は上記事情に鑑みてなされたもので
あり、集積度の向上を達成し得る半導体集積回路装置を
提供することを目的とする。
あり、集積度の向上を達成し得る半導体集積回路装置を
提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
装置は、大規模セルと、大規模セルが形成されている第
１の領域を通過するスルー配線と、大規模セルが形成さ
れていない第２の領域と第１の領域との境界部分でスル
ー配線の一端に接続され、第２の領域から伝播されてき
た信号をレベルを小さく変換して前記第１の領域へ伝播
させる入力バッファ回路と、境界部分でスルー配線の他
端に接続され、第１の領域から伝播されてきた信号をレ
ベルを大きく変換して第２の領域へ伝播させる出力バッ
ファ回路とを備えたことを特徴としている。
装置は、大規模セルと、大規模セルが形成されている第
１の領域を通過するスルー配線と、大規模セルが形成さ
れていない第２の領域と第１の領域との境界部分でスル
ー配線の一端に接続され、第２の領域から伝播されてき
た信号をレベルを小さく変換して前記第１の領域へ伝播
させる入力バッファ回路と、境界部分でスルー配線の他
端に接続され、第１の領域から伝播されてきた信号をレ
ベルを大きく変換して第２の領域へ伝播させる出力バッ
ファ回路とを備えたことを特徴としている。
【０００８】
【作用】スルー配線を伝播されてきた信号が、大規模セ
ルが形成された第１の領域へ入るとき入力バッファ回路
によりレベルが小さく変換され、第１の領域を通過した
後出力バッファ回路によりレベルが大きく変換されて第
２の領域へ出力される。このように、大規模セルを信号
が通過する際にはレベルが小さくなっているため、大規
模セル内にクロストーク等の雑音が発生するのを抑制し
つつ、大規模セル内でスルー配線を通過させることがで
き、集積度が向上する。
ルが形成された第１の領域へ入るとき入力バッファ回路
によりレベルが小さく変換され、第１の領域を通過した
後出力バッファ回路によりレベルが大きく変換されて第
２の領域へ出力される。このように、大規模セルを信号
が通過する際にはレベルが小さくなっているため、大規
模セル内にクロストーク等の雑音が発生するのを抑制し
つつ、大規模セル内でスルー配線を通過させることがで
き、集積度が向上する。
【０００９】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１に、本実施例による半導体集積回路
装置の主要な構成要素を示す。大規模セル１の領域を、
スルー配線１５及び１６が通過している。そして、大規
模セル１と大規模セル１以外の領域との境界部分におい
て、スルー配線１５の両端に入力バッファ回路１１と出
力バッファ回路１２がそれぞれ接続されており、スルー
配線１６の両端に入力バッファ回路１３と出力バッファ
回路１４がそれぞれ接続されている。
して説明する。図１に、本実施例による半導体集積回路
装置の主要な構成要素を示す。大規模セル１の領域を、
スルー配線１５及び１６が通過している。そして、大規
模セル１と大規模セル１以外の領域との境界部分におい
て、スルー配線１５の両端に入力バッファ回路１１と出
力バッファ回路１２がそれぞれ接続されており、スルー
配線１６の両端に入力バッファ回路１３と出力バッファ
回路１４がそれぞれ接続されている。
【００１０】スルー配線１５により、大規模セル１以外
の領域から伝播されてきた信号のレベルは、図２（ａ）
に示されたように、例えば５Ｖの振幅を有している。こ
の信号が入力バッファ回路１１に与えられると、図２（
ｂ）に示されたように、例えば０．８〜１．０Ｖの振幅
にレベル変換されて出力される。出力された信号は、大
規模セル１の領域内を伝播された後、出力バッファ回路
１２に与えられる。この出力バッファ回路１２によって
、図２（ａ）のような５Ｖの振幅を持つ信号にレベル変
換されて、出力される。出力された信号は、大規模セル
１以外の領域へ伝播されて行く。スルー配線１６に関し
ても同様であり、入力バッファ回路１３によって０．８
〜１．０Ｖの振幅を持つ信号にレベル変換された信号が
、大規模セル１の領域内を伝播されて出力バッファ回路
１４に与えられ、５Ｖの振幅にレベル変換されて出力さ
れる。
の領域から伝播されてきた信号のレベルは、図２（ａ）
に示されたように、例えば５Ｖの振幅を有している。こ
の信号が入力バッファ回路１１に与えられると、図２（
ｂ）に示されたように、例えば０．８〜１．０Ｖの振幅
にレベル変換されて出力される。出力された信号は、大
規模セル１の領域内を伝播された後、出力バッファ回路
１２に与えられる。この出力バッファ回路１２によって
、図２（ａ）のような５Ｖの振幅を持つ信号にレベル変
換されて、出力される。出力された信号は、大規模セル
１以外の領域へ伝播されて行く。スルー配線１６に関し
ても同様であり、入力バッファ回路１３によって０．８
〜１．０Ｖの振幅を持つ信号にレベル変換された信号が
、大規模セル１の領域内を伝播されて出力バッファ回路
１４に与えられ、５Ｖの振幅にレベル変換されて出力さ
れる。
【００１１】即ち、大規模セル以外の一般ロジックセル
の論理振幅（５Ｖ）で伝播されてきた信号のレベルを、
大規模セル１の領域を通過するときだけ小さく変換し、
通過した後は元のレベルに戻す。これにより、スルー配
線１５及び１６を信号が伝播する際に、大規模セル１に
クロストーク等の雑音の影響が及ぶのを抑制することが
できる。従って、例えば大規模セル１が有するメモリセ
ルのような微小容量部分や、センスアンプ、ワード線、
ビット線等の論理振幅の小さい部分に誤動作が発生する
のが防止される。
の論理振幅（５Ｖ）で伝播されてきた信号のレベルを、
大規模セル１の領域を通過するときだけ小さく変換し、
通過した後は元のレベルに戻す。これにより、スルー配
線１５及び１６を信号が伝播する際に、大規模セル１に
クロストーク等の雑音の影響が及ぶのを抑制することが
できる。従って、例えば大規模セル１が有するメモリセ
ルのような微小容量部分や、センスアンプ、ワード線、
ビット線等の論理振幅の小さい部分に誤動作が発生する
のが防止される。
【００１２】本実施例によれば、大規模セル１に誤動作
が生じるのを防止しつつ、スルー配線１５及び１６を大
規模セル１の領域内を通過させることが可能である。こ
れにより、他の一般ロジックセル同志を接続する配線等
を、大規模セルを迂回することなく通過させて集積度を
向上させることができる。
が生じるのを防止しつつ、スルー配線１５及び１６を大
規模セル１の領域内を通過させることが可能である。こ
れにより、他の一般ロジックセル同志を接続する配線等
を、大規模セルを迂回することなく通過させて集積度を
向上させることができる。
【００１３】上述した実施例は一例であり、本発明を限
定するものではない。また、入力バッファ回路や出力バ
ッファ回路には、レベル変換を行い得るものであればい
ずれを用いてもよく、例えばスルーレート回路バッファ
等を用いることができる。
定するものではない。また、入力バッファ回路や出力バ
ッファ回路には、レベル変換を行い得るものであればい
ずれを用いてもよく、例えばスルーレート回路バッファ
等を用いることができる。
【００１４】
【発明の効果】以上説明したように本発明の半導体集積
回路装置は、スルー配線を信号が伝播する際に、大規模
セル内を通過するときだけレベルが小さくなるように入
力バッファ回路及び出力バッファ回路によって変換され
るため、クロストーク等の雑音が発生するのを抑制しつ
つ、大規模セル内でスルー配線を通過させることができ
、集積度を向上させることが可能である。
回路装置は、スルー配線を信号が伝播する際に、大規模
セル内を通過するときだけレベルが小さくなるように入
力バッファ回路及び出力バッファ回路によって変換され
るため、クロストーク等の雑音が発生するのを抑制しつ
つ、大規模セル内でスルー配線を通過させることができ
、集積度を向上させることが可能である。
【図１】本発明の一実施例による半導体集積回路装置の
概略構成を示したブロック図。
概略構成を示したブロック図。
【図２】同半導体集積回路装置におけるスルー配線を伝
播する信号の振幅の変化を示した説明図。
播する信号の振幅の変化を示した説明図。
【図３】従来の半導体集積回路装置の概略構成を示した
ブロック図。
ブロック図。
１ 大規模セル
１１ 入力バッファ回路
１２ 出力バッファ回路
１３ 入力バッファ回路
１４ 出力バッファ回路
１５ スルー配線
１６ スルー配線
Claims (1)
- 【請求項１】大規模セルと、前記大規模セルが形成され
ている第１の領域を通過するスルー配線と、前記大規模
セルが形成されていない第２の領域と前記第１の領域と
の境界部分で前記スルー配線の一端に接続され、前記第
２の領域から伝播されてきた信号を、レベルを小さく変
換して前記第１の領域へ伝播させる入力バッファ回路と
、前記境界部分で前記スルー配線の他端に接続され、前
記第１の領域から伝播されてきた信号を、レベルを大き
く変換して前記第２の領域へ伝播させる出力バッファ回
路とを備えたことを特徴とする半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3013514A JP2645183B2 (ja) | 1991-02-04 | 1991-02-04 | 半導体集積回路装置 |
| KR1019920001650A KR960000717B1 (ko) | 1991-02-04 | 1992-02-01 | 반도체 집적회로 장치 |
| US07/829,373 US5311074A (en) | 1991-02-04 | 1992-02-03 | Semiconductor integrated circuit device with crosstalk prevention |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3013514A JP2645183B2 (ja) | 1991-02-04 | 1991-02-04 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04247651A true JPH04247651A (ja) | 1992-09-03 |
| JP2645183B2 JP2645183B2 (ja) | 1997-08-25 |
Family
ID=11835260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3013514A Expired - Fee Related JP2645183B2 (ja) | 1991-02-04 | 1991-02-04 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5311074A (ja) |
| JP (1) | JP2645183B2 (ja) |
| KR (1) | KR960000717B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05326835A (ja) * | 1992-05-15 | 1993-12-10 | Nec Corp | 半導体集積回路装置 |
| JP2002334932A (ja) * | 2001-05-10 | 2002-11-22 | Nec Corp | 半導体装置設計方法、半導体装置設計用プログラム、半導体装置設計装置 |
| JP2004349681A (ja) * | 2003-04-30 | 2004-12-09 | Matsushita Electric Ind Co Ltd | 半導体装置およびその設計方法 |
| JP2006350959A (ja) * | 2005-06-20 | 2006-12-28 | Fuji Xerox Co Ltd | 画像処理装置、画像処理方法及び画像処理プログラム |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6204683B1 (en) | 1999-05-18 | 2001-03-20 | Intel Corporation | Apparatus and method for reducing crosstalk in an integrated circuit which includes a signal bus |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62202537A (ja) * | 1986-02-19 | 1987-09-07 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0247866A (ja) * | 1988-07-21 | 1990-02-16 | Samsung Electron Co Ltd | メモリチップにおける電位供給線と信号線の配置方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910008521B1 (ko) * | 1983-01-31 | 1991-10-18 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체집적회로 |
| US4931672A (en) * | 1987-11-20 | 1990-06-05 | Tandem Computers Incorporated | True TTL to true ECL bi-directional tristatable translator driver circuit |
| US5084637A (en) * | 1989-05-30 | 1992-01-28 | International Business Machines Corp. | Bidirectional level shifting interface circuit |
| US4973863A (en) * | 1989-12-28 | 1990-11-27 | Eastman Kodak Company | TTL-ECL interface circuit |
| JP2982196B2 (ja) * | 1990-02-06 | 1999-11-22 | 日本電気株式会社 | 異電源インターフェース回路 |
| US5023488A (en) * | 1990-03-30 | 1991-06-11 | Xerox Corporation | Drivers and receivers for interfacing VLSI CMOS circuits to transmission lines |
-
1991
- 1991-02-04 JP JP3013514A patent/JP2645183B2/ja not_active Expired - Fee Related
-
1992
- 1992-02-01 KR KR1019920001650A patent/KR960000717B1/ko not_active IP Right Cessation
- 1992-02-03 US US07/829,373 patent/US5311074A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62202537A (ja) * | 1986-02-19 | 1987-09-07 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0247866A (ja) * | 1988-07-21 | 1990-02-16 | Samsung Electron Co Ltd | メモリチップにおける電位供給線と信号線の配置方法 |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR960000717B1 (ko) | 1996-01-11 |
| KR920017246A (ko) | 1992-09-26 |
| US5311074A (en) | 1994-05-10 |
| JP2645183B2 (ja) | 1997-08-25 |
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