JP2002334932A - 半導体装置設計方法、半導体装置設計用プログラム、半導体装置設計装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 マクロ領域を通過する配線経路を設け、下位
レイヤであるマクロ領域の内部のタイミング解析を上位
レイヤと独立して行うことができる半導体装置設計方法
を提供する。 【解決手段】 上位レイヤに、マクロが格納されるマク
ロ領域１ｂを配置するステップと、マクロ領域１ｂの外
側にある第１位置４ａから、第２位置４ｄに伝送信号を
伝送するための配線経路２”を、マクロ領域１ｂを通る
ように配置するステップとを備えている。配線経路２”
は、第１配線５ａ、第１バッファ３ａ、第２バッファ３
ｂ、及び第２配線５ｂを含む。第１バッファ３ａは、第
１配線５ａのうちマクロ領域１ｂの内側にある部分で発
生する遅延時間が実質的に０であるように配置される。
第２バッファ３ｂは、第２配線５ｂのうちマクロ領域１
ｂの内側にある部分で発生する遅延時間が実質的に０で
あるように配置される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置設計方
法、半導体装置設計用プログラム及び半導体装置設計装
置に関する。本発明は、特に、階層的レイアウト方法が
使用される半導体装置設計方法、半導体装置設計用プロ
グラム及び半導体装置設計装置に関する。

【０００２】

【従来の技術】大規模な半導体装置の設計では、階層的
レイアウト方法が広く使用されている。階層的レイアウ
ト方法では、階層毎に順次にレイアウトがなされ、設計
の分業化が図られている。

【０００３】このような階層化レイアウト方法の一つ
が、特許公報（２９８０３１６号）に開示されている。
図１１は、公知のその階層化レイアウト方法を示す。

【０００４】まず、図１１（ａ）に示されているよう
に、上位レイヤのフロアプランが行われる。マクロ１０
１ａ、１０１ｂ及び１０１ｃと、配線経路１０２とが、
上位レイヤに配置される。配線経路１０２は、マクロ１
０１ｂを通過するように配置され、マクロ１０１ａから
マクロ１０１ｃに信号を伝送する。配線経路１０２は、
配線１０３、１０４及びリピータ用バッファ１０５から
構成されている。リピータ用バッファ１０５が設けられ
ていることにより、マクロ１０１ａからマクロ１０１ｃ
に信号を伝送する遅延時間が短縮されている。

【０００５】続いて、図１１（ｂ）に示されているよう
に、上位レイヤのレイアウトを示すレイアウトデータか
ら、下位レイヤのレイアウトを示すレイアウトデータが
抽出される。図１１（ｂ）に示されている例では、下位
レイヤであるマクロ１０１ｂのレイアウトを示すレイア
ウトデータが、上位レイヤのレイアウトデータから抽出
される。

【０００６】より詳細には、以下のようにして、マクロ
１０１ｂを示すレイアウトデータが、上位レイヤのレイ
アウトデータから抽出される。まず、配線１０３、１０
４と、マクロ１０１ｂの境界線との交点に、それぞれ、
仮想端子１０６ｂ、１０６ｃが作成される。配線１０３
は、仮想端子１０６ｂにより、配線１０３ａと配線１０
３ｂとに分割される。同様に、配線１０４は、仮想端子
１０６ｃにより、配線１０４ａと配線１０４ｂとに分割
される。マクロ１０１ｂの外部にある配線１０３ａと配
線１０４ａとの配置を示す情報は、上位レイヤのレイア
ウトデータとして残される。一方、マクロ１０１ｂが存
在する領域の内部にある配線１０３ｂ、配線１０４ｂ、
及びリピータ用バッファ１０５の配置を示す情報は、下
位レイヤのレイアウトを示す下位レイアウトデータとし
て分離される。

【０００７】続いて、分離された下位レイアウトデータ
に基づいて、マクロ１０１ｂの内部のレイアウトが定め
られる。配線１０３ｂ、１０４ｂのレイアウトは適宜変
更される。このとき、仮想端子１０６ｂ、１０６ｃと、
リピータ用バッファ１０５の位置は、そのままに保持さ
れる。

【０００８】このように、公知のその階層化レイアウト
方法では、マクロ１０１ｂを通過するように配線経路が
定められ、更に、その配線経路が下位レイヤの設計の際
にマクロ１０１ｂに埋め込まれる。上位レイヤの配線経
路は、マクロ１０１ｂを迂回しないことが可能である。
これにより配線経路が短縮でき、上位レイヤのタイミン
グ保証が容易になる。

【０００９】しかし、公知のその階層化レイアウト方法
では、一般的に広く使用されているタイミング解析ツー
ルを使用してタイミング解析を行う場合、上位レイヤと
下位レイヤとのレイアウトデータをマージした上でタイ
ミング解析が行われることを要する。上位レイヤと下位
レイヤとのレイアウト設計が別個に行うことができる利
点が十分に活用されない。なぜなら、一般的なタイミン
グ解析ツールは、公知のその階層化レイアウト方法で設
計された半導体装置のタイミング解析に適合しないから
である。

【００１０】図１２に示されているように、あるマクロ
２０１についてのタイミング解析を行う場合、一般的な
タイミング解析ツールは、入力端子２０２に入力される
入力信号の波形なまりと、出力信号が出力される出力端
子２０３に接続される配線の抵抗と、出力端子２０３の
負荷容量とが与えられることを要求する。ここで、波形
なまりとは、入力信号がＬｏｗレベルからＨｉレベルに
立ち上がる、又はＨｉレベルからＬｏｗレベルに立ち下
がるのに要する時間である。一般に、入力信号が、Ｈｉ
レベルの１０％から９０％に立ち上がる、又は、Ｈｉレ
ベルの９０％から１０％に立ち下がるのに要する時間
が、波形なまりとして使用される。入力信号の波形なま
り、出力端子に接続されている配線の抵抗、及び出力端
子の負荷容量が与えられると、マクロの内部で信号が伝
達される遅延時間が算出され、タイミング解析が行われ
る。

【００１１】このとき、一般的なタイミング解析ツール
は、以下のようにして、バッファの遅延時間の算出を行
う。図１３に示されているように、マクロ２０１にバッ
ファ２０４と、バッファ２０４の出力端子に接続された
配線２０５とが含まれているとする。一般的なタイミン
グ解析ツールでは、バッファ２０４の遅延時間Ｔ_ｇは、
下記の式（１）により計算される。 Ｔ_ｇ＝ｆ_１（Ｔ_ｒｆ、Ｒ、Ｃ＋Ｃ_ｉｎ）． …（１） ここで、ｆ_１は、所定の関数である。Ｔ_ｒｆは、バッフ
ァ２０４の入力端子における波形なまり、Ｒは、バッフ
ァ２０４の出力端子に接続される配線２０５の抵抗、Ｃ
は、配線２０５の配線容量、Ｃ_ｉｎは、配線２０５が接
続された次段セル２０６の入力端子の容量である。

【００１２】更に、配線２０５の遅延時間Ｔ_ｗは、下記
の式（２）により計算される。 Ｔ_ｗ＝ｆ_２（Ｒ、Ｃ＋Ｃ_ｉｎ）＋Ｔ_ｒｆ’． …（２） ここで、Ｔ_ｒｆ’は、次段セル２０６の入力端子におけ
る波形なまりである。波形なまりＴ_ｒｆ’は、下記式に
より計算される。 Ｔ_ｒｆ’＝ｆ_３（Ｄ、Ｒ、Ｃ＋Ｃ_ｉｎ）． …（３） ここで、Ｄは、配線２０５に信号を出力するバッファ２
０４のドライブ能力である。

【００１３】このような一般的なタイミング解析ツール
は、公知の階層化レイアウト方法で設計された半導体装
置に含まれるマクロ１０１ｂのタイミング解析に適合し
ない。図１４に示されているように、上述の公知の階層
化レイアウト方法で設計された半導体装置に含まれるマ
クロ１０１ｂについて、上述された一般的なタイミング
解析ツールでタイミング解析する場合を考える。

【００１４】仮想端子１０６ｂから仮想端子１０６ｃに
信号が伝達されるのに要する遅延時間Ｔは、 Ｔ＝Ｔ_ｗ１＋Ｔ_ｇ１＋Ｔ_ｗ２． ここで、Ｔ_ｗ１は、配線１０３ｂで発生する配線遅延時
間、Ｔ_ｇ１は、リピータ用バッファ１０５で発生する遅
延時間、Ｔ_ｗ２は、配線１０４ｂで発生する配線遅延時
間である。

【００１５】式（２）から、配線遅延時間Ｔ_ｗ１は、 Ｔ_ｗ１＝ｆ_２（Ｒ_２、Ｃ_２＋Ｃ_ｉｎ１）＋Ｔ_ｒｆ１． Ｒ_２は、配線１０３ｂの配線抵抗、Ｃ_２は、配線１０３
ｂの配線容量、Ｃ_ｉｎ１は、リピータ用バッファ１０５
の入力端子の容量、Ｔ_ｒｆ１は、リピータ用バッファ１
０５の入力端子における波形なまりである。

【００１６】このとき、波形なまりＴ_ｒｆ１は、上述さ
れた一般的なタイミング解析ツールでは、算出できな
い。一般的なタイミング解析ツールは、波形なまりＴ
_ｒｆ１を算出するのに必要な全てのパラメータを受け取
る機能を有しないからである。波形なまりＴ_ｒｆ１は、
式（３）から、 Ｔ_ｒｆ１＝ｆ_３（Ｄ_１、Ｒ_１＋Ｒ_２、Ｃ_１＋Ｃ_２＋Ｃ
_ｉｎ１）． ここで、Ｄ_１は、マクロ１０１ａに含まれた、仮想端子
１０６ｂに入力信号を供給するバッファ１０１ａのドラ
イブ能力、Ｒ_１は、仮想端子１０６ｂに接続する配線１
０３ａの配線抵抗、Ｃ_１は、配線１０３ａの配線容量で
ある。一般的なタイミング解析ツールは、仮想端子１０
６ｂに入力される入力信号の波形なまりを受け取る機能
を有する。しかし、一般的なタイミング解析ツールは、
波形なまりＴ_ｒｆ１を算出するのに必要な、ドライブ能
力Ｄ_１、配線抵抗Ｒ_１、配線容量Ｃ _１を受け取る機能を
有しない。

【００１７】波形なまりＴ_ｒｆ１が算出できないため、
配線１０３ｂで発生する配線遅延時間Ｔ_ｗ１を算出する
ことができない。

【００１８】更に、一般的なタイミング解析ツールで
は、リピータ用バッファ１０５で発生する遅延時間Ｔ
_ｇ１を算出することができない。式（１）から、遅延時
間Ｔ_ｇ１は、 Ｔ_ｇ１＝ｆ_１（Ｔ_ｒｆ１、Ｒ_２＋Ｒ_４、Ｃ_３＋Ｃ_４＋Ｃ
_ｉｎ２）． このように、遅延時間Ｔ_ｇ１の算出には、リピータ用バ
ッファ１０５の入力端子における波形なまりＴ_ｒｆ１が
必要である。波形なまりＴ_ｒｆ１は、上述されているよ
うに、一般的なタイミング解析ツールでは、算出できな
い。従って、一般的なタイミング解析ツールでは、遅延
時間Ｔ_ｇ１を算出することができない。

【００１９】このように、一般的なタイミング解析ツー
ルでは、マクロ１０１ｂのタイミングの解析を、マクロ
１０１ｂ単独ですることができない。公知の階層化レイ
アウト方法で設計された半導体装置を、一般的なタイミ
ング解析ツールを使用してタイミング解析する場合、上
位レイヤと下位レイヤとのレイアウトデータをマージし
た上でタイミング解析が行われることが必要である。

【００２０】マクロ領域を通過する配線経路を設けるよ
うな半導体装置設計方法であって、下位レイヤのタイミ
ング解析を、上位レイヤと独立して行うことができる半
導体装置設計方法の提供が望まれる。

【００２１】

【発明が解決しようとする課題】本発明の目的は、マク
ロ領域を通過する配線経路を設けるような半導体装置設
計方法であって、下位レイヤのタイミング解析を、上位
レイヤと独立して行うことができる半導体装置設計方法
を提供することにある。

【００２２】本発明の他の目的は、マクロ領域を通過す
る配線経路を設けるような半導体装置設計方法であっ
て、下位レイヤのタイミング解析を、上位レイヤと独立
して、一般的なタイミング解析ツールを使用して行うこ
とができる半導体装置設計方法を提供することにある。

【００２３】

【課題を解決するための手段】その課題を解決するため
の手段は、下記のように表現される。その表現中に現れ
る技術的事項には、括弧（）つきで、番号、記号等が添
記されている。その番号、記号等は、本発明の複数の実
施の形態のうちの、少なくとも１つの実施の形態を構成
する技術的事項、特に、その実施の形態に対応する図面
に表現されている技術的事項に付せられている参照番
号、参照記号等に一致している。このような参照番号、
参照記号は、請求項記載の技術的事項と実施の形態の技
術的事項との対応・橋渡しを明確にしている。このよう
な対応・橋渡しは、請求項記載の技術的事項が実施の形
態の技術的事項に限定されて解釈されることを意味しな
い。

【００２４】本発明による半導体装置設計方法は、プロ
グラム記憶手段（５２）に記憶されたプログラムに従
い、入力手段（５１）に入力されたネットリスト（ａ）
に基づいて半導体装置の設計を行う方法である。当該半
導体装置設計方法は、（ａ）上位レイヤに、マクロが格
納されるマクロ領域（１ｂ）を配置するステップと、
（ｂ）上位レイヤのうちマクロ領域（１ｂ）の外側にあ
る第１位置（４ａ）から、マクロ領域（１ｂ）の外側に
ある第２位置（４ｄ）に伝送信号を伝送するための配線
経路（２”）を、マクロ領域（１ｂ）を通るように配置
するステップとを備えている。配線経路（２”）は、第
１配線（５ａ）、第１バッファ（３ａ）、第２バッファ
（３ｂ）、及び第２配線（５ｂ）を含む。第１バッファ
（３ａ）は、マクロ領域（１ｂ）の内側に配置されてい
る。第２バッファ（３ｂ）は、マクロ領域（１ｂ）の内
側に配置され、且つ、第１バッファ（３ａ）の出力端子
が、その入力端子に接続されている。第１配線（５ａ）
は、第１バッファ（３ａ）の入力端子と、第１位置（４
ａ）との間に介設されている。第２配線（５ｂ）は、第
２バッファ（３ｂ）の出力端子と、第２位置（４ｄ）と
の間に介設されている。第１バッファ（３ａ）は、第１
配線（５ａ）のうちマクロ領域（１ｂ）の内側にある部
分で発生する遅延時間が実質的に０であるように配置さ
れる。第２バッファ（３ｂ）は、第２配線（５ｂ）のう
ちマクロ領域（１ｂ）の内側にある部分で発生する遅延
時間が実質的に０であるように配置される。これによ
り、マクロ領域（１ｂ）の内部のレイアウト変更は、マ
クロ領域（１ｂ）の外部のタイミングに影響を及ぼさな
い。

【００２５】このとき、前記（ｂ）ステップは、（ｃ）
第１配線（５ａ）で発生する遅延時間の許容最大値であ
る第１制約時間（Ｔ_Ｃ１）と、第１バッファ（３ａ）の
入力端子から第２バッファ（３ｂ）の出力端子までの遅
延時間の許容最大値である第２制約時間（Ｔ_Ｃ２）と、
第２配線（５ｂ）で発生する遅延時間の許容最大値であ
る第３制約時間（Ｔ_Ｃ３）とを定めるステップと、
（ｄ）第１配線（５ａ）で発生する遅延時間が、第１制
約時間（Ｔ_Ｃ１）以内になるように、第１配線（５ａ）
のレイアウトを定めるステップと、（ｅ）第１バッファ
（３ａ）の入力端子から第２バッファ（３ｂ）の出力端
子までの遅延時間が第２制約時間（Ｔ_Ｃ２）以内になる
ように、マクロ領域（１ｂ）の内部のレイアウトを定め
るステップと、（ｆ）第２配線（５ｂ）で発生する遅延
時間が、第３制約時間（Ｔ_Ｃ３）以内になるように、第
２配線（５ｂ）のレイアウトを定めるステップとを含む
ことが好ましい。

【００２６】このとき、配線経路（２”）は、更に、第
１バッファ（３ａ）の出力端子と第２バッファ（３ｂ）
の入力端子との間に介設された第３配線（６）を含むこ
とがある。このとき、前記（ｅ）ステップは、（ｇ）第
１バッファ（３ａ）の入力端子から第２バッファ（３
ｂ）の出力端子までの遅延時間が第２制約時間
（Ｔ_Ｃ２）以内になるように、第３配線（６）のレイア
ウトを定めるステップを備えていることが好ましい。

【００２７】また、前記（ｃ）ステップは、（ｈ）第１
位置（４ａ）と第２位置（４ｄ）とを接続する仮配線経
路（２’）を定めるステップと、（ｉ）仮配線経路
（２’）の全体で発生する仮想遅延時間（Ｔ_０）を算出
するステップと、（ｊ）仮想遅延時間（Ｔ_０）に基づい
て、第２制約時間（Ｔ_Ｃ２）を定めるステップを備え、
仮配線経路（２’）は、マクロ領域（１ｂ）の内側に配
置された第１仮バッファ（３ａ）と、マクロ領域の内側
に配置された第２仮バッファ（３ｂ）と、第１位置（４
ａ）と第１仮バッファ（３ａ）の入力端子との間に介設
されている第１仮配線（２ａ）と、第１仮バッファ（３
ａ）の出力端子と、第２仮バッファ（３ｂ）の入力端子
との間に介設されている第２仮配線（２ｂ）と、第２仮
バッファ（３ｂ）の出力端子と第２位置（４ｄ）との間
に介設されている第３仮配線（２ｃ）とを含み、第１仮
バッファ（３ａ）は、第１仮配線（２ａ）のうちマクロ
領域（１ｂ）の内側にある部分で発生する遅延時間が実
質的に０であるように配置され、第２仮バッファ（３
ｂ）は、第３仮配線（２ｃ）のうちマクロ領域（１ｂ）
の内側にある部分で発生する遅延時間が実質的に０であ
るように配置され、前記（ｊ）ステップは、（ｋ）第１
仮バッファ（３ａ）の入力端子から第２仮バッファ（３
ｂ）の出力端子までの仮想内部遅延時間（Ｔ_２）を算出
するステップと、（ｌ）仮想遅延時間（Ｔ_０）と仮想内
部遅延時間（Ｔ_２）とに基づいて、第２制約時間（Ｔ
_Ｃ２）を算出するステップとを含むことが好ましい。

【００２８】このとき、第２制約時間（Ｔ_Ｃ２）は、下
記式： Ｔ_Ｃ２＝Ｔ_Ｃ・（Ｔ_１／Ｔ_０）， Ｔ_Ｃ：配線経路（２”）で発生する遅延時間の許容最大
値 Ｔ_２：仮想内部遅延時間 Ｔ_０：仮想遅延時間 により定められることが好ましい。

【００２９】また、前記（ｅ）ステップは、（ｓ）第１
仮バッファ（３ａ）のマクロ領域（１ｂ）における位置
を保持したまま、第１仮バッファ（３ａ）を第１バッフ
ァ（３ａ）として埋め込むステップと、（ｔ）第２仮バ
ッファ（３ｂ）のマクロ領域（１ｂ）における位置を保
持したまま、第２仮バッファ（３ｂ）を第２バッファ
（３ｂ）として埋め込むステップとを含むことが好まし
い。

【００３０】また、前記（ｃ）ステップは、更に、
（ｍ）仮想遅延時間（Ｔ_０）に基づいて、第１制約時間
（Ｔ_Ｃ１）を定めるステップを備え、前記（ｍ）ステッ
プは、（ｎ）第１仮配線（２ａ）で発生する第１仮想外
部遅延時間（Ｔ_１）を算出するステップと、（ｏ）第１
仮想外部遅延時間（Ｔ_１）と仮想遅延時間（Ｔ_０）とに
基づいて、第１制約時間（Ｔ_Ｃ１）を算出するステップ
を含むことが好ましい。

【００３１】このとき、第１制約時間（Ｔ_Ｃ１）は、下
記式： Ｔ_Ｃ１＝Ｔ_Ｃ・（Ｔ_１／Ｔ_０）， Ｔ_Ｃ１：第１制約時間 Ｔ_Ｃ：配線経路（２”）で発生する遅延時間の許容最大
値 Ｔ_１：第１仮想外部遅延時間 Ｔ_０：仮想遅延時間 により定められることが好ましい。

【００３２】また、前記（ｃ）ステップは、更に、
（ｐ）仮想遅延時間（Ｔ_０）に基づいて、第３制約時間
（Ｔ_Ｃ３）を定めるステップを備え、前記（ｐ）ステッ
プは、（ｑ）第３仮配線（２ｃ）で発生する第２仮想外
部遅延時間（Ｔ_３）を算出するステップと、（ｒ）第２
仮想外部遅延時間（Ｔ_３）と仮想遅延時間（Ｔ_０）とに
基づいて、第３制約時間（Ｔ_Ｃ３）を算出するステップ
を含むことが好ましい。

【００３３】このとき、第３制約時間（Ｔ_Ｃ３）は、下
記式： Ｔ_Ｃ３＝Ｔ_Ｃ・（Ｔ_３／Ｔ_０）， Ｔ_Ｃ３：第３制約時間 Ｔ_Ｃ：配線経路で発生する遅延時間の許容最大値 Ｔ_３：第２仮想外部遅延時間 Ｔ_０：仮想遅延時間 により定められることが好ましい。

【００３４】本発明による半導体装置設計用プログラム
は、コンピュータを使用して半導体装置を設計するため
の半導体装置設計用プログラムである。当該半導体装置
設計用プログラムは、（ａ）上位レイヤに、マクロが格
納されるマクロ領域（１ｂ）を配置するステップと、
（ｂ）上位レイヤのうちマクロ領域（１ｂ）の外側にあ
る第１位置（４ａ）から、マクロ領域（１ｂ）の外側に
ある第２位置（４ｄ）に伝送信号を伝送するための配線
経路（２”）を、マクロ領域（１ｂ）を通るように配置
するステップとを実行する。配線経路（２”）は、マク
ロ領域（１ｂ）の内側に配置された第１バッファ（３
ａ）と、マクロ領域（１ｂ）の内側に配置され、且つ、
第１バッファ（３ａ）の出力端子が、入力端子に接続さ
れている第２バッファ（３ｂ）と、第１バッファ（３
ａ）の入力端子と、第１位置（４ａ）との間に介設され
た第１配線（５ａ）と、第２バッファ（３ｂ）の出力端
子と、第２位置（４ｄ）との間に介設された第２配線
（５ｂ）とを含む。第１バッファ（３ａ）は、第１配線
（５ａ）のうちマクロ領域（１ｂ）の内側にある部分で
発生する遅延時間が実質的に０であるように配置され、
第２バッファ（３ｂ）は、第２配線（５ｂ）のうちマク
ロ領域（１ｂ）の内側にある部分で発生する遅延時間が
実質的に０であるように配置される。

【００３５】本発明による半導体装置設計装置は、上位
レイヤに、マクロが格納されるマクロ領域（１ｂ）を配
置する手段（５３）と、上位レイヤのうちマクロ領域
（１ｂ）の外側にある第１位置（４ａ）から、マクロ領
域（１ｂ）の外側にある第２位置（４ｄ）に伝送信号を
伝送するための配線経路（２”）を、マクロ領域（１
ｂ）を通るように配置する手段（５３）とを備えてい
る。配線経路（２”）は、マクロ領域（１ｂ）の内側に
配置された第１バッファ（３ａ）と、マクロ領域（１
ｂ）の内側に配置され、且つ、第１バッファ（３ａ）の
出力端子が、入力端子に接続されている第２バッファ
（３ｂ）と、第１バッファ（３ａ）の入力端子と、第１
位置（４ａ）との間に介設された第１配線（５ａ）と、
第２バッファ（３ｂ）の出力端子と、第２位置（４ｂ）
との間に介設された第２配線（５ｂ）とを含む。第１バ
ッファ（３ａ）は、第１配線（５ａ）のうちマクロ領域
（１ｂ）の内側にある部分で発生する遅延時間が実質的
に０であるように配置され、第２バッファ（３ｂ）は、
第２配線（５ｂ）のうちマクロ領域（１ｂ）の内側にあ
る部分で発生する遅延時間が実質的に０であるように配
置される。

【００３６】

【発明の実施の形態】以下、添付図面を参照しながら、
本発明による実施の一形態の半導体装置設計方法を説明
する。

【００３７】図２は、本実施の形態の半導体装置設計方
法を実行するためのハードウエアを示す。当該ハードウ
エアは、入力部５１、プログラム記憶部５２、演算部５
３、出力部５４を備えている。

【００３８】入力部５１には、外部からネットリストａ
が入力される。

【００３９】プログラム記憶部５２は、演算部５３が実
行するプログラムが記憶されている。プログラム記憶部
５２が記憶するプログラムには、後述される本実施の形
態の半導体装置設計方法を実行する手順が記載されてい
る。

【００４０】演算部５３は、ネットリストａに基づい
て、プログラム記憶部５２に記憶されたプログラムに記
載された手順を実行してレイアウト結果ｂの生成を行
う。

【００４１】出力部５４は、レイアウト結果ｂを外部に
出力する。

【００４２】図１は、本実施の形態の半導体装置設計方
法を示すフローチャートである。まず、上位レイヤのフ
ロアプランと、概略配線が行われる（ステップＳ０
１）。図３に示されているように、マクロ領域１ａ、１
ｂ、１ｃと、仮配線２とが上位レイヤに配置される。マ
クロ領域１ａ、１ｂ、１ｃは、マクロが格納される領域
である。仮配線２は、マクロ領域１ａとマクロ領域１ｃ
とを接続する。このとき、仮配線２は、マクロ領域１ｂ
を通過するように配置される。

【００４３】続いて、図１に示されているように、リピ
ータ用バッファの挿入が行われる（ステップＳ０２）。
図４に示されているように、仮配線２にリピータ用バッ
ファ３ａ、３ｂが挿入される。仮配線２は、リピータ用
バッファ３ａ、及び３ｂにより、仮配線２ａ、２ｂ、及
び２ｃに分割される。仮配線２ａは、マクロ領域１ａ
と、リピータ用バッファ３ａの入力端子とに接続され
る。仮配線２ｂは、リピータ用バッファ３ａの出力端子
と、リピータ用バッファ３ｂの入力端子とに接続され
る。仮配線２ｃは、リピータ用バッファ３ｂの入力端子
と、マクロ領域１ｃとに接続される。仮配線２ａ、２ｂ
及び２ｃと、リピータ用バッファ３ａ、３ｂとは、以
後、総称して、仮配線経路２’と記載される。

【００４４】リピータ用バッファ３ａ、３ｂは、マクロ
領域１ｂの境界線の近傍に配置される。リピータ用バッ
ファ３ａは、仮配線２ａのうち、マクロ領域１ｂの内部
にある部分で発生する遅延時間が実質的に０であるよう
に、マクロ領域１ｂの境界線の近傍に設けられる。仮配
線２ａのリピータ用バッファ３ａに接続する一端は、実
質的に、マクロ領域１ｂの境界線の上にある。同様に、
リピータ用バッファ３ｂは、仮配線２ｃのうち、マクロ
領域１ｃの内部にある部分で発生する遅延時間が実質的
に０であるように、マクロ領域１ｂの境界線の近傍に設
けられる。仮配線２ｃのリピータ用バッファ３ｂに接続
する一端は、実質的に、マクロ領域１ｂの境界線の上に
ある。

【００４５】続いて、図１に示されているように、上位
レイヤの第１次的なタイミング解析が行われる（ステッ
プＳ０３）。図５（ａ）に示されているように、仮配線
経路２’のうち、マクロ領域１ａとマクロ領域１ｂとの
間にある部分、マクロ領域１ｂの内部にある部分、マク
ロ領域１ｂとマクロ領域１ｃとの間にある部分のそれぞ
れにおいて発生する遅延時間が算出される。即ち、仮配
線２ａで発生する遅延時間Ｔ_１、リピータ用バッファ３
ａ、仮配線２ｂ、及びリピータ用バッファ３ｂで発生す
る遅延時間Ｔ_２、及び、仮配線２ｃで発生する遅延時間
Ｔ_３が算出される。遅延時間Ｔ_１、Ｔ_２、Ｔ_３の和が、
仮配線経路２’で発生する遅延時間Ｔ_０である。遅延時
間Ｔ_０が、仮配線経路２’の遅延時間として許容される
制約時間Ｔ_Ｃと比較される。

【００４６】遅延時間Ｔ_０が、制約時間Ｔ_Ｃよりも大き
い場合、上位レイヤのフロアプランからやり直しが行わ
れる。即ち、ステップＳ０１とステップＳ０２とが、再
度、実行される。

【００４７】遅延時間Ｔ_０が、制約時間Ｔ_Ｃよりも小さ
い場合、リピータ用バッファの埋め込み処理とタイミン
グ制約条件の分配処理とが行われる（ステップＳ０
４）。リピータ用バッファの埋め込み処理では、図５
（ｂ）に示されているように、上位レイヤレイアウト用
データ１０と、下位レイヤ埋め込み用データ２０とが生
成される。

【００４８】上位レイヤレイアウト用データ１０は、上
位レイヤのレイアウトに必要な情報を含む。より詳細に
は、上位レイヤレイアウト用データ１０は、 （１）マクロ領域１ａ、１ｂ、１ｃの位置 （２）仮配線２ａの両方の端にある端子４ａ、４ｂの位
置 （３）マクロ領域１ａの内部にあり、端子４ａから信号
を出力するバッファ（図示されない）のドライブ能力Ｄ
_１ （４）端子４ｂに接続される負荷容量、即ち、リピータ
用バッファ３ａの入力端子の容量Ｃ_ｉｎ１ （５）端子４ａと端子４ｂとが、配線により接続される
ことを示す接続情報 （６）仮配線２ｂの両方の端にある端子４ｃ、４ｄの位
置 （７）端子４ｃに接続されるリピータ用バッファ３ｂの
ドライブ能力Ｄ_３ （８）マクロ領域１ｃの内部にあり、端子４ｄから信号
が入力されるバッファ（図示されない）の入力端子の容
量Ｃ_ｉｎ３ （９）端子４ｃと端子４ｄとが、配線により接続される
ことを示す接続情報 を含む。ここで、端子４ｂの位置は、リピータ用バッフ
ァ３ａの入力端子の位置に一致し、端子４ｃの位置は、
リピータ用バッファ３ｂの出力端子の位置に一致する。

【００４９】下位レイヤ埋め込み用データ２０は、下位
レイヤのレイアウトの際に下位レイヤに埋め込まれるリ
ピータ用バッファ３ａ、３ｂに関する情報を含む。より
詳細には、下位レイヤ埋め込み用データ２０は、 （１）マクロ領域１ｂにおけるリピータ用バッファ３
ａ、３ｂの位置 （２）リピータ用バッファ３ａとリピータ用バッファ３
ｂとが配線により接続されることを示す接続情報 を含む。

【００５０】タイミング制約条件の分配処理では、仮配
線経路２’の遅延時間として許容される制約時間Ｔ
_Ｃが、上位レイヤと下位レイヤとに分配される。図５
（ａ）に示されているように、上位レイヤに関し、端子
４ａと端子４ｂとを接続する配線に許容される制約時間
Ｔ_Ｃ１は、 Ｔ_Ｃ１＝Ｔ_Ｃ・（Ｔ_１／Ｔ_０）， と定められる。制約時間Ｔ_Ｃ１は、前述の第１次的なタ
イミング解析により、仮配線２ａで発生すると算出され
た遅延時間Ｔ_１に比例するように定められる。更に、端
子４ｃと端子４ｄとを接続する配線に許容される制約時
間Ｔ_Ｃ３は、 Ｔ_Ｃ３＝Ｔ_Ｃ・（Ｔ_３／Ｔ_０） と定められる。制約時間Ｔ_Ｃ３は、前述の第１次的なタ
イミング解析により、仮配線２ｃで発生すると算出され
た遅延時間Ｔ_３に比例するように定められる。制約時間
Ｔ_Ｃ１と制約時間Ｔ_Ｃ３とは、上位レイヤの詳細配線が
行われる際に使用される。

【００５１】一方、下位レイヤに関し、マクロ領域１ｂ
の内部で発生することが許容される制約時間Ｔ_Ｃ２は、 Ｔ_Ｃ２＝Ｔ_Ｃ・（Ｔ_２／Ｔ_０） と定められる。制約時間Ｔ_Ｃ２は、前述の第１次的なタ
イミング解析により、マクロ領域１ｂの内部で発生する
と算出された遅延時間Ｔ_２に比例するように定められ
る。制約時間Ｔ_Ｃ２は、下位レイヤのレイアウトが行わ
れる際に使用される。

【００５２】このように、制約時間Ｔ_Ｃが、上位レイヤ
と下位レイヤに分配されることにより、以後、上位レイ
ヤのレイアウト及びタイミング解析と、下位レイヤのレ
イアウト及びタイミング解析とを、別個に行うことが可
能になる。以後、上位レイヤのレイアウト及びタイミン
グ解析と、下位レイヤのレイアウト及びタイミング解析
とは、別個に行われる。

【００５３】図１に示されているように、上位レイヤに
ついて詳細配線が行われ、上位レイヤのレイアウト結果
を示す上位レイヤレイアウト結果データが生成される
（ステップＳ０５）。詳細配線は、上位レイヤレイアウ
ト用データ１０に基づいて行われる。図６に示されてい
るように、端子４ａと端子４ｂとを接続する配線５ａ
と、端子４ｃと端子４ｄとを接続する配線５ｂとのレイ
アウトが定められる。配線５ａと配線５ｂとは、必ずし
も、上述の仮配線２ａ、仮配線２ｃのレイアウトと一致
しない。更に、上位レイヤの他の部分の配線が行われ、
上位レイヤレイアウト結果データが生成される。上位レ
イヤレイアウト結果データは、配線５ａ、配線５ｂのレ
イアウトを示す情報を含む。

【００５４】後述されるように、配線５ａは、遅延時間
が、上述の制約時間Ｔ_Ｃ１よりも小さくなるようにレイ
アウトされる。同様に、配線５ｂは、遅延時間が上述の
制約時間Ｔ_Ｃ３よりも小さくなるようにレイアウトされ
る。

【００５５】ステップＳ０５に続いて、図１に示されて
いるように、生成された上位レイヤレイアウト結果デー
タに基づいて、上位レイヤのシグナルインテグリティー
チェックが行われる（ステップＳ０６）。シグナルイン
テグリティーチェックでは、クロストークチェック、エ
レクトロマイグレーションチェック及びホットキャリア
チェックが行われる。クロストークチェックでは、上位
レイヤの配線間で発生するクロストークの影響が調べら
れる。上位レイヤの配線間の容量により、同じ長さの配
線であっても、遅延時間の変動が発生する。クロストー
クチェックでは、上位レイヤの配線の遅延時間の変動分
が算出される。エレクトロマイグレーションチェックで
は、上位レイヤの配線において、エレクトロマイグレー
ションが発生し得るか否かが調べられる。ホットキャリ
アチェックでは、上位レイヤの配線に接続されているト
ランジスタにおいて、ホットキャリア劣化が発生し得る
か否かが調べられる。

【００５６】更に、上位レイヤレイアウト結果データと
上位レイヤレイアウト用データ１０とに基づいて、上位
レイヤのタイミング解析が行われる（ステップＳ０
７）。配線５ａと配線５ｂとの遅延時間が算出される。
図７は、配線５ａと配線５ｂとの遅延時間の算出過程を
示す図である。

【００５７】配線５ａで発生する遅延時間Ｔ_ｗ１は、下
記式： Ｔ_ｗ１＝ｆ_２（Ｒ_１、Ｃ_１＋Ｃ_ｉｎ１）＋Ｔ_ｒｆ１， により算出される。ここで、ｆ_２は、所定の関数、Ｒ_１
は、配線５ａの配線抵抗、Ｃ_１は、配線５ａの配線容
量、Ｃ_ｉｎ１は、リピータ用バッファ３ａの入力端子の
容量、Ｔ_ｒｆ１は、端子４ａにおける波形なまりであ
る。波形なまりＴ_{ｒｆ １}は、下記式： Ｔ_ｒｆ１＝ｆ_３（Ｄ_１、Ｒ_１、Ｃ_１＋Ｃ_ｉｎ１） により算出される。ここで、ｆ_３は、所定の関数、Ｄ_１
は、マクロ領域１ａの内部にある端子４ａに信号を出力
するバッファ１ａ_１のドライブ能力である。配線抵抗Ｒ
_１、配線容量Ｃ_１は、配線５ａの配線長により定まる。
容量Ｃ_ｉｎ１、ドライブ能力Ｄ_１は、上述されているよ
うに、上位レイヤレイアウト用データ１０に含まれてい
る。

【００５８】同様に、配線５ｂで発生する遅延時間Ｔ
_ｗ３は、下記式： Ｔ_ｗ３＝ｆ_２（Ｒ_３、Ｃ_３＋Ｃ_ｉｎ３）＋Ｔ_ｒｆ３， により算出される。ここで、Ｒ_３は、配線５ｂの配線抵
抗、Ｃ_３は、配線５ｂの配線容量、Ｃ_ｉｎ３は、マクロ
領域１ｂの内部にあり、端子４ｄから信号が入力される
バッファ１ｃ_１の入力端子の容量、Ｔ_ｒｆ３は、端子４
ｄにおける波形なまりである。波形なまりＴ_ｒｆ３は、
下記式： Ｔ_ｒｆ３＝ｆ_３（Ｄ_３、Ｒ_３、Ｃ_３＋Ｃ_ｉｎ３） により算出される。ここで、Ｄ_３は、リピータ用バッフ
ァ３ｂのドライブ能力である。配線抵抗Ｒ_３、配線容量
Ｃ_３は、配線５ｂの配線長により定まる。容量
Ｃ _ｉｎ３、ドライブ能力Ｄ_３は、上述されているよう
に、上位レイヤレイアウト用データ１０に含まれてい
る。

【００５９】更に、算出された遅延時間Ｔ_ｗ１と、配線
５ａについて定められた制約時間Ｔ _Ｃ１とが比較され
る。遅延時間Ｔ_ｗ１が制約時間Ｔ_Ｃ１よりも大きい場
合、タイミングエラーが発生していると判断される。

【００６０】同様に、算出された遅延時間Ｔ_ｗ３と、配
線５ｂについて定められた制約時間Ｔ_Ｃ３とが比較され
る。遅延時間Ｔ_ｗ３が制約時間Ｔ_Ｃ３よりも大きい場
合、タイミングエラーが発生していると判断される。

【００６１】更に、上位レイヤの他の部分でタイミング
エラーが発生しているか否かが判断される。

【００６２】タイミングエラーが発生していると判断さ
れると、図１に示されているように、タイミングエラー
の修復が行われる（ステップＳ０８）。配線５ａ、配線
５ｂのレイアウト、及び上位レイヤの他の部分が修正さ
れる。レイアウトの修正に応答して、上位レイヤレイア
ウト結果データが修正される。その後、再度、上位レイ
ヤのシグナルインテグリティーチェックとタイミング解
析とが行われる（ステップＳ０６、Ｓ０７）。

【００６３】一方、タイミングエラーが発生していない
と判断された場合、上位レイヤのレイアウトは終了す
る。このとき、算出された遅延時間Ｔ_ｗ１と遅延時間Ｔ
_ｗ３とは、それぞれ、制約時間Ｔ_Ｃ１、制約時間Ｔ_Ｃ３
よりも小さい。

【００６４】更に、下位レイヤのレイアウト及びタイミ
ング解析とが行われる。図１に示されているように、下
位レイヤのレイアウトが行われ、下位レイヤレイアウト
結果データが生成される（ステップＳ０９）。下位レイ
ヤのレイアウトは、下位レイヤ埋め込み用データ２０を
参照して行われる。図８に示されているように、下位レ
イヤであるマクロ領域１ｂの内部には、リピータ用バッ
ファ３ａ、３ｂが埋め込まれる。リピータ用バッファ３
ａ、３ｂは、マクロ領域１ｂにおける位置を保持しなが
ら埋め込まれる。更に、リピータ用バッファ３ａとリピ
ータ用バッファ３ｂとを接続する配線６のレイアウトが
定められる。配線６のレイアウトは、前述の仮配線２ｂ
のレイアウトと必ずしも一致しない。更に、マクロ領域
１ｂの内部の他の部分のレイアウトが下位レイヤレイア
ウト結果データが生成される。下位レイヤレイアウト結
果データは、リピータ用バッファ３ａ、３ｂ及び配線６
のレイアウトを示す情報を含む。

【００６５】後述されるように、配線６は、リピータ用
バッファ３ａ、３ｂ及び配線６で発生する遅延時間が、
上述の制約時間Ｔ_Ｃ２よりも小さくなるようにレイアウ
トされる。

【００６６】ステップＳ０９に続いて、図１に示されて
いるように、生成された下位レイヤレイアウト結果デー
タに基づいて、下位レイヤのシグナルインテグリティー
チェックが行われる（ステップＳ１０）。シグナルイン
テグリティーチェックでは、クロストークチェック、エ
レクトロマイグレーションチェック及びホットキャリア
チェックが行われる。

【００６７】更に、図１に示されているように、下位レ
イヤレイアウト結果データに基づいて、下位レイヤのタ
イミング解析が行われる（ステップＳ１１）。下位レイ
ヤのタイミング解析には、外部から入力される入力信号
の波形なまり、出力端子に接続されている配線の抵抗、
及び出力端子の負荷容量に基づいて遅延時間を算出す
る、一般的なタイミング解析ツールが使用される。

【００６８】ステップＳ０７のタイミング解析では、リ
ピータ用バッファ３ａ、配線６、及びリピータ用バッフ
ァ３ｂで発生する遅延時間が算出され、その和が制約時
間Ｔ _Ｃ２よりも小さいか否かが判断される。図９は、リ
ピータ用バッファ３ａ、配線６、及びリピータ用バッフ
ァ３ｂの遅延時間の算出過程を示す図である。

【００６９】リピータ用バッファ３ａで発生する遅延時
間Ｔ_ｇ１は、下記式により算出される。 Ｔ_ｇ１＝ｆ_１（Ｔ_ｒｆ１、Ｒ_２、Ｃ_２＋Ｃ_ｉｎ２）． ここで、ｆ_１は、所定の関数、Ｔ_ｒｆ１は、端子４ｂに
おける波形なまり、Ｒ_２は、配線６の配線抵抗、Ｃ
_２は、配線６の配線容量、Ｃ_ｉｎ２は、リピータ用バッ
ファ３ｂの入力端子の容量である。波形なまりＴ_ｒｆ１
は、上位レイヤのタイミング解析（ステップＳ０７）で
算出されたものと同一である。波形なまりＴ_{ｒ ｆ１}は、
タイミング解析ツールによって読み込まれ、遅延時間Ｔ
_ｇ１の算出に使用される。Ｒ_２、Ｃ_２は、配線６の配線
長により定まる。

【００７０】配線６で発生する遅延時間Ｔ_ｗ２は、下記
式により算出される。 Ｔ_ｗ２＝ｆ_２（Ｒ_２、Ｃ_２＋Ｃ_ｉｎ２）＋Ｔ_ｒｆ２， ここで、Ｒ_２は、配線６の配線抵抗、Ｃ_２は、配線６の
配線容量、Ｃ_ｉｎ２は、リピータ用バッファ３ｂの入力
端子の容量、Ｔ_ｒｆ２は、リピータ用バッファ３ｂの入
力端子における波形なまりである。波形なまりＴ_ｒｆ２
は、下記式： Ｔ_ｒｆ２＝ｆ_３（Ｄ_２、Ｒ_２、Ｃ_２＋Ｃ_ｉｎ２） により算出される。ここで、Ｄ_２は、リピータ用バッフ
ァ３ａのドライブ能力である。

【００７１】リピータ用バッファ３ｂで発生する遅延時
間Ｔ_ｇ２は、下記式により算出される。 Ｔ_ｇ２＝ｆ_１（Ｔ_ｒｆ２、Ｒ_３、Ｃ_３＋Ｃ_ｉｎ３）． ここで、Ｔ_ｒｆ２は、上述のリピータ用バッファ３ｂの
入力端子における波形なまり、Ｒ_３は、配線５ｂの配線
抵抗、Ｃ_３は、配線５ｂの配線容量、Ｃ_ｉｎ３は、マク
ロ領域１ｂの内部にあり、端子４ｄから信号が入力され
るバッファ１ｃ_１の入力端子の容量である。配線抵抗Ｒ
_３、配線容量Ｃ_３、容量Ｃ_ｉｎ３は、タイミング解析ツ
ールにより、上述の上位レイヤレイアウト結果データか
ら抽出され、読み込まれる。

【００７２】算出された遅延時間Ｔ_ｇ１、遅延時間Ｔ
_ｗ２、及び遅延時間Ｔ_ｇ２の和が、上述の制約時間Ｔ
_Ｃ２よりも大きい場合、タイミングエラーが発生してい
ると判断される。

【００７３】更に、マクロ領域１ｂの内部の他の部分で
タイミングエラーが発生しているか否かが判断される。

【００７４】タイミングエラーが発生していると判断さ
れると、図１に示されているように、タイミングエラー
の修復が行われる（ステップＳ１２）。配線６のレイア
ウト、及び／又は、マクロ領域１ｂの他の部分のレイア
ウトが修正される。レイアウトの修正に応答して、下位
レイヤレイアウト結果データが修正される。その後、再
度、下位レイヤのシグナルインテグリティーチェックと
タイミング解析とが行われる（ステップＳ１０、Ｓ１
１）。このとき、配線６のレイアウトが修正された場合
でも、リピータ用バッファ３ａ、３ｂがマクロ領域１ｂ
の境界線の近傍に設けられていることにより、配線６の
レイアウトの修正が、マクロ領域１ｂの外部のタイミン
グに影響を及ぼすことがない。従って、配線６のレイア
ウトが修正されても、再度、上位レイヤのタイミング解
析を行う必要が無い。下位レイヤの内部のみで独立して
タイミング解析を行うことができる。

【００７５】一方、タイミングエラーが発生していない
と判断されると、下位レイヤのレイアウトが終了する。

【００７６】上位レイヤと下位レイヤと両方のレイアウ
トが完了すると、生成された上位レイヤレイアウト結果
データと下位レイヤレイアウト結果データとがマージさ
れ、レイアウト結果ｂが生成される。図１０は、最終的
なレイアウトを示す。マクロ領域１ｂの外部に配線５
ａ、５ｂが配置される。マクロ領域１ｂの外部にリピー
タ用バッファ３ａ、３ｂと、配線６ａとが配置される。
配線５ａは、端子４ａとリピータ用バッファ３ａの入力
端子の間に介設されている。配線５ｂは、リピータ用バ
ッファ３ａの出力端子と、端子４ｄとの間に介設されて
いる。配線６は、リピータ用バッファ３ａの出力端子
と、リピータ用バッファ３ｂの入力端子との間に回折さ
れている。配線５ａのうち、マクロ領域１ｂの内部にあ
る部分で発生する遅延時間は、実質的に０である。配線
５ｂのうち、マクロ領域１ｃの内部にある部分で発生す
る遅延時間は、実質的に０である。リピータ用バッファ
３ａ、３ｂ、配線５ａ、５ｂ、及び配線６ａは、マクロ
領域１ｂの外部にある端子４ａから端子４ｄに伝送信号
を伝送する配線経路２”を構成する。

【００７７】以上に説明されたように、本実施の形態の
半導体装置設計方法は、下位レイヤであるマクロ領域１
ｂの内部のタイミング解析を行うために、上位レイヤの
レイアウトデータをマージすることが必要とされない。

【００７８】更に、本実施の形態の半導体装置設計方法
は、配線６のレイアウトが変更されても、配線５ａ、５
ｂの遅延時間に影響されない。下位レイヤであるマクロ
領域１ｂの内部のレイアウトの変更が行われても、マク
ロ領域１ｂの外部のタイミング解析を再度行うことを必
要としない。

【００７９】

【発明の効果】本発明によりマクロ領域を通過する配線
経路を設けるような半導体装置設計方法であって、下位
レイヤのタイミング解析を、上位レイヤと独立して行う
ことができる半導体装置設計方法が提供される。

【００８０】また、本発明により、マクロ領域を通過す
る配線経路を設けるような半導体装置設計方法であっ
て、下位レイヤのタイミング解析を、上位レイヤと独立
して、一般的なタイミング解析ツールを使用して行うこ
とができる半導体装置設計方法が提供される。

【００８１】その理由は、配線経路の途中に介設される
バッファが、マクロ領域の内側、且つ、マクロ領域の境
界近傍に設けられていることにより、下位レイヤのタイ
ミングが、上位レイヤと独立して算出可能であるためで
ある。

【図面の簡単な説明】

【図１】図１は、本発明による実施の一形態の半導体装
置設計方法を示すフローチャートである。

【図２】図２は、本実施の形態の半導体装置設計方法を
実行するハードウエアを示す。

【図３】図３は、上位レイヤのフロアプランと概略配線
とを示す。

【図４】図４は、リピータ用バッファ３ａ、３ｂの挿入
処理を示す。

【図５】図５（ａ）は、タイミング制約条件の分配処理
を示し、図５（ｂ）は、リピータ用バッファの埋め込み
処理を示す。

【図６】図６は、上位レイヤの詳細配線を示す。

【図７】図７は、配線５ａ、５ｂの遅延時間の算出の過
程を示す。

【図８】図８は、下位レイヤのレイアウト処理を示す。

【図９】図９は、マクロ領域１ｂの内部で発生する遅延
時間の算出の過程を示す。

【図１０】図１０は、設計された半導体装置のレイアウ
トを示す。

【図１１】図１１は、従来の半導体装置設計方法を示
す。

【図１２】図１２は、一般的なタイミング解析ツールの
機能を説明する図である。

【図１３】図１３は、一般的なタイミング解析ツールの
機能を説明する図である。

【図１４】図１４は、従来の半導体装置設計方法で設計
された半導体装置を一般的なタイミング解析ツールで解
析する際に発生する問題を説明する図である。

【符号の説明】

１ａ〜１ｃ：マクロ領域 ２、２ａ〜２ｃ：仮配線 ３ａ、３ｂ：リピータ用バッファ ４ａ〜４ｄ：端子 ５ａ、５ｂ、６：配線

Claims (15)

【特許請求の範囲】
1. 【請求項１】 プログラム記憶手段に記憶されたプログ
   ラムに従い、入力手段に入力されたネットリストに基づ
   いて半導体装置の設計を行う半導体装置設計方法であっ
   て、 （ａ）上位レイヤに、マクロが格納されるマクロ領域を
   配置するステップと、 （ｂ）前記上位レイヤのうち前記マクロ領域の外側にあ
   る第１位置から前記マクロ領域の外側にある第２位置に
   伝送信号を伝送するための配線経路を、前記マクロ領域
   を通るように配置するステップとを備え、 前記配線経路は、 前記マクロ領域の内側に配置された第１バッファと、 前記マクロ領域の内側に配置され、且つ、前記第１バッ
   ファの出力端子が、入力端子に接続されている第２バッ
   ファと、 前記第１バッファの入力端子と、前記第１位置との間に
   介設された第１配線と、 前記第２バッファの出力端子と、前記第２位置との間に
   介設された第２配線とを含み、 前記第１バッファは、前記第１配線のうち前記マクロ領
   域の内側にある部分で発生する遅延時間が実質的に０で
   あるように配置され、 前記第２バッファは、前記第２配線のうち前記マクロ領
   域の内側にある部分で発生する遅延時間が実質的に０で
   あるように配置される半導体装置設計方法。
2. 【請求項２】 請求項１に記載の半導体装置設計方法に
   おいて、 前記（ｂ）ステップは、 （ｃ）前記第１配線で発生する遅延時間の許容最大値で
   ある第１制約時間と、前記第１バッファの入力端子から
   前記第２バッファの出力端子までの遅延時間の許容最大
   値である第２制約時間と、前記第２配線で発生する遅延
   時間の許容最大値である第３制約時間とを定めるステッ
   プと、 （ｄ）前記第１配線で発生する遅延時間が、前記第１制
   約時間以内になるように、前記第１配線のレイアウトを
   定めるステップと、 （ｅ）前記第１バッファの入力端子から前記第２バッフ
   ァの出力端子までの遅延時間が前記第２制約時間以内に
   なるように、前記マクロ領域の内部のレイアウトを定め
   るステップと、 （ｆ）前記第２配線で発生する遅延時間が、前記第３制
   約時間以内になるように、前記第２配線のレイアウトを
   定めるステップとを含む半導体装置設計方法。
3. 【請求項３】 請求項２に記載の半導体装置設計方法に
   おいて、 前記配線経路は、更に、前記第１バッファの出力端子と
   前記第２バッファの入力端子との間に介設された第３配
   線を含み、 前記（ｅ）ステップは、 （ｇ）前記第１バッファの入力端子から前記第２バッフ
   ァの出力端子までの遅延時間が前記第２制約時間以内に
   なるように、前記第３配線のレイアウトを定めるステッ
   プを備えている半導体装置設計方法。
4. 【請求項４】 請求項２に記載の半導体装置設計方法に
   おいて、 前記（ｃ）ステップは、 （ｈ）前記第１位置と前記第２位置とを接続する仮配線
   経路を定めるステップと、 （ｉ）前記仮配線経路の全体で発生する仮想遅延時間を
   算出するステップと、 （ｊ）前記仮想遅延時間に基づいて、前記第２制約時間
   を定めるステップを備え、 前記仮配線経路は、 前記マクロ領域の内側に配置された第１仮バッファと、 前記マクロ領域の内側に配置された第２仮バッファと、 前記第１位置と前記第１仮バッファの入力端子との間に
   介設されている第１仮配線と、 前記第１仮バッファの出力端子と、前記第２仮バッファ
   の入力端子との間に介設されている第２仮配線と、 前記第２仮バッファの出力端子と前記第２位置との間に
   介設されている第３仮配線とを含み、 前記第１仮バッファは、前記第１仮配線のうち前記マク
   ロ領域の内側にある部分で発生する遅延時間が実質的に
   ０であるように配置され、 前記第２仮バッファは、前記第３仮配線のうち前記マク
   ロ領域の内側にある部分で発生する遅延時間が実質的に
   ０であるように配置され、 前記（ｊ）ステップは、 （ｋ）前記第１仮バッファの入力端子から前記第２仮バ
   ッファの出力端子までの仮想内部遅延時間を算出するス
   テップと、 （ｌ）前記仮想遅延時間と前記仮想内部遅延時間とに基
   づいて、前記第２制約時間を算出するステップとを含む
   半導体装置設計方法。
5. 【請求項５】 請求項４に記載の半導体装置設計方法に
   おいて、 前記第２制約時間は、下記式： Ｔ_Ｃ２＝Ｔ_Ｃ・（Ｔ_２／Ｔ_０）， Ｔ_Ｃ２：前記第２制約時間 Ｔ_Ｃ：前記配線経路で発生する遅延時間の許容最大値 Ｔ_２：前記仮想内部遅延時間 Ｔ_０：前記仮想遅延時間 により定められる半導体装置設計方法。
6. 【請求項６】 請求項４に記載の半導体装置設計方法に
   おいて、 前記（ｅ）ステップは、 （ｓ）前記第１仮バッファの前記マクロ領域における位
   置を保持したまま、前記第１仮バッファを前記第１バッ
   ファとして埋め込むステップと、 （ｔ）前記第２仮バッファの前記マクロ領域における位
   置を保持したまま、前記第２仮バッファを前記第２バッ
   ファとして埋め込むステップとを含む半導体装置設計方
   法。
7. 【請求項７】 請求項４に記載の半導体装置設計方法に
   おいて、 前記（ｃ）ステップは、更に、 （ｍ）前記仮想遅延時間に基づいて、前記第１制約時間
   を定めるステップを備え、 前記（ｍ）ステップは、 （ｎ）前記第１仮配線で発生する第１仮想外部遅延時間
   を算出するステップと、 （ｏ）前記第１仮想外部遅延時間と前記仮想遅延時間と
   に基づいて、前記第１制約時間を算出するステップを含
   む半導体装置設計方法。
8. 【請求項８】 請求項７に記載の半導体装置設計方法に
   おいて、 前記第１制約時間は、下記式： Ｔ_Ｃ１＝Ｔ_Ｃ・（Ｔ_１／Ｔ_０）， Ｔ_Ｃ１：前記第１制約時間 Ｔ_Ｃ：前記配線経路で発生する遅延時間の許容最大値 Ｔ_１：前記第１仮想外部遅延時間 Ｔ_０：前記仮想遅延時間 により定められる半導体装置設計方法。
9. 【請求項９】 請求項４に記載の半導体装置設計方法に
   おいて、 前記（ｃ）ステップは、更に、 （ｐ）前記仮想遅延時間に基づいて、前記第３制約時間
   を定めるステップを備え、 前記（ｐ）ステップは、 （ｑ）前記第３仮配線で発生する第２仮想外部遅延時間
   を算出するステップと、 （ｒ）前記第２仮想外部遅延時間と前記仮想内部遅延時
   間とに基づいて、前記第３制約時間を算出するステップ
   を含む半導体装置設計方法。
10. 【請求項１０】 請求項９に記載の半導体装置設計方法
    において、 前記第３制約時間は、下記式： Ｔ_Ｃ３＝Ｔ_Ｃ・（Ｔ_３／Ｔ_０）， Ｔ_Ｃ３：前記第３制約時間 Ｔ_Ｃ：前記配線経路で発生する遅延時間の許容最大値 Ｔ_３：前記第２仮想外部遅延時間 Ｔ_０：前記仮想遅延時間 により定められる半導体装置設計方法。
11. 【請求項１１】 コンピュータを使用して半導体装置を
    設計するための半導体装置設計用プログラムであって、 （ａ）上位レイヤに、マクロが格納されるマクロ領域を
    配置するステップと、 （ｂ）前記上位レイヤのうち前記マクロ領域の外側にあ
    る第１位置から前記マクロ領域の外側にある第２位置に
    伝送信号を伝送するための配線経路を、前記マクロ領域
    を通るように配置するステップとを実行し、 前記配線経路は、 前記マクロ領域の内側に配置された第１バッファと、 前記マクロ領域の内側に配置され、且つ、前記第１バッ
    ファの出力端子が、入力端子に接続されている第２バッ
    ファと、 前記第１バッファの入力端子と、前記第１位置との間に
    介設された第１配線と、 前記第２バッファの出力端子と、前記第２位置との間に
    介設された第２配線とを含み、 前記第１バッファは、前記第１配線のうち前記マクロ領
    域の内側にある部分で発生する遅延時間が実質的に０で
    あるように配置され、 前記第２バッファは、前記第２配線のうち前記マクロ領
    域の内側にある部分で発生する遅延時間が実質的に０で
    あるように配置される半導体装置設計用プログラム。
12. 【請求項１２】 請求項１１に記載の半導体装置設計用
    プログラムにおいて、 前記（ｂ）ステップは、 （ｃ）前記第１配線で発生する遅延時間の許容最大値で
    ある第１制約時間と、前記第１バッファの入力端子から
    前記第２バッファの出力端子までの遅延時間の許容最大
    値である第２制約時間と、前記第３配線で発生する遅延
    時間の許容最大値である第３制約時間とを定めるステッ
    プと、 （ｄ）前記第１配線で発生する遅延時間が、前記第１制
    約時間以内になるように、前記第１配線のレイアウトを
    定めるステップと、 （ｅ）前記第１バッファの入力端子から前記第２バッフ
    ァの出力端子までの遅延時間が前記第２制約時間以内に
    なるように、前記マクロ領域の内部のレイアウトを定め
    るステップと、 （ｆ）前記第２配線で発生する遅延時間が、前記第３制
    約時間以内になるように、前記第２配線のレイアウトを
    定めるステップとを含む半導体装置設計用プログラム。
13. 【請求項１３】 請求項１２に記載の半導体装置設計用
    プログラムにおいて、 前記配線経路は、更に、前記第１バッファの出力端子と
    前記第２バッファの入力端子との間に介設された第３配
    線を含み、 前記（ｅ）ステップは、 （ｇ）前記第１バッファの入力端子から前記第２バッフ
    ァの出力端子までの遅延時間が前記第２制約時間以内に
    なるように、前記第３配線のレイアウトを定めるステッ
    プを備えている半導体装置設計用プログラム。
14. 【請求項１４】 請求項１２に記載の半導体装置設計用
    プログラムにおいて、 前記（ｃ）ステップは、 （ｈ）前記第１位置と前記第２位置とを接続する仮配線
    経路を定めるステップと、 （ｉ）前記仮配線経路の全体で発生する仮想遅延時間を
    算出するステップと、 （ｊ）前記仮想遅延時間に基づいて、前記第２制約時間
    を定めるステップを備え、 前記仮配線経路は、 前記マクロ領域の内側に配置された第１仮バッファと、 前記マクロ領域の内側に配置された第２仮バッファと、 前記第１位置と前記第１仮バッファの入力端子との間に
    介設されている第１仮配線と、 前記第１仮バッファの出力端子と、前記第２仮バッファ
    の入力端子との間に介設されている第２仮配線と、 前記第２仮バッファの出力端子と前記第２位置との間に
    介設されている第３仮配線とを含み、 前記第１仮バッファは、前記第１仮配線のうち前記マク
    ロ領域の内側にある部分で発生する遅延時間が実質的に
    ０であるように配置され、 前記第２仮バッファは、前記第２仮配線のうち前記マク
    ロ領域の内側にある部分で発生する遅延時間が実質的に
    ０であるように配置され、 前記（ｊ）ステップは、 （ｋ）前記第１仮バッファの入力端子から前記第２仮バ
    ッファの出力端子までの仮想内部遅延時間を算出するス
    テップと、 （ｌ）前記仮想遅延時間と前記仮想内部遅延時間とに基
    づいて、前記第２制約時間を算出するステップとを含む
    半導体装置設計用プログラム。
15. 【請求項１５】 上位レイヤに、マクロが格納されるマ
    クロ領域を配置する手段と、 前記上位レイヤのうち前記マクロ領域の外側にある第１
    位置から前記マクロ領域の外側にある第２位置に伝送信
    号を伝送するための配線経路を、前記マクロ領域を通る
    ように配置する手段とを備え、 前記配線経路は、 前記マクロ領域の内側に配置された第１バッファと、 前記マクロ領域の内側に配置され、且つ、前記第１バッ
    ファの出力端子が、入力端子に接続されている第２バッ
    ファと、 前記第１バッファの入力端子と、前記第１位置との間に
    介設された第１配線と、 前記第２バッファの出力端子と、前記第２位置との間に
    介設された第２配線とを含み、 前記第１バッファは、前記第１配線のうち前記マクロ領
    域の内側にある部分で発生する遅延時間が実質的に０で
    あるように配置され、 前記第２バッファは、前記第２配線のうち前記マクロ領
    域の内側にある部分で発生する遅延時間が実質的に０で
    あるように配置される半導体装置設計装置。