JP2000100949A

JP2000100949A - 階層レイアウト方法

Info

Publication number: JP2000100949A
Application number: JP10271782A
Authority: JP
Inventors: Kuniharu Kamatsu; 邦治嘉松
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1998-09-25
Filing date: 1998-09-25
Publication date: 2000-04-07
Anticipated expiration: 2018-09-25
Also published as: JP2980316B1

Abstract

(57)【要約】【課題】階層レイアウトにおいて、上位階層で配線が
分割されず展開された状態でリピータ挿入処理を行った
結果を保持したままマクロセル上通過配線埋め込みを行
う階層レイアウト方法を提供することを課題とする。【解決手段】階層レイアウトにおいて、マクロ（下位
階層）セル上を通過するレイアウト結果を、配線経路と
リピータの配置位置を保持したまま下位階層に埋め込む
方法を提供する。また、半導体集積回路の階層レイアウ
ト方法において、上位階層での端子間のタイミングを、
下位階層に配線を埋め込んで、保証することを特徴とす
る。下位階層マクロ上を通過する配線を、リピータやバ
ッファ、インバータのいずれか１以上を配置して接続す
ると共に、前記リピータやバッファ、インバータのいず
れか１以上を前記下位階層マクロに埋め込むことを特徴
とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ゲートアレイやＡ
ＳＩＣ（Application Specific integrated Circuit：
特定用途向けＩＣ）のＬＳＩ等の半導体集積回路のマク
ロセル上の通過配線を埋め込む階層レイアウト方法に関
する。

【０００２】

【従来の技術】今日では、ＬＳＩの開発規模の増大に伴
い階層レイアウトが必須になってきている。階層レイア
ウト手法を行う場合、上位階層からみると下位階層の部
分は１つのマクロとして扱い、上位階層での配線は、マ
クロ上を迂回してレイアウトすることがある。この場
合、配線の迂回により、配線長が長くなり、チップ面積
も増大する。

【０００３】この配線のマクロ迂回を回避する手法とし
て、図１３で示すように上位階層のレイアウトでマクロ
上を通過すると予想される部分にあらかじめ通過用の領
域を確保しておく手法や、図１４で示すようにマクロセ
ルの境界に、マクロセル内を通過して配線させる為の端
子を作成しておき、この端子を経由してマクロセルを通
過させる手法などがある。

【０００４】これらの従来の手法について図１３、図１
４を参照して簡単に説明する。図１３、図１４で上位階
層を１０１、下位階層のマクロセルを１０２で示す。ま
た下位階層のマクロセル１０２上を通過する配線は上位
階層上の端子１０３，１０４に接続している。まず、第
１の手法は、図１３（ａ）に示すレイアウト前に、下位
階層のマクロセル１０２上に１０５，１０６で示される
配線禁止領域（ＯＢＳ）が存在しない領域１７１をＯＢ
Ｓ１０５とＯＢＳ１０６間に作成し、図１３（ｂ）に示
すレイアウト後に、その領域１７１を配線１０７を通過
させることでマクロセル１０２の迂回を回避させてい
る。

【０００５】また、第２の手法は、図１４（ａ）に示す
レイアウト前に、下位階層のマクロセル１０２に配線を
通過させる為に、下位階層１０２にセル外部と接続する
外部端子１０８、１０９を作成しておき、図１４（ｂ）
に示すレイアウト後に、上位階層で、上位階層の端子１
０３と外部端子１０８を、上位階層の端子１０４と外部
端子１０９をそれぞれ配線させ、図１４（ｃ）に示すレ
イアウト後に、下位階層マクロセル１０２で外部端子１
０８、１０９を配線することで、配線のマクロ迂回を回
避させている。

【０００６】一方、スタンダードセル方式による階層化
設計手法を用いた半導体集積回路の製造方法として、特
開平５−３４７３５４号公報に開示されており、基本セ
ルとその配線を考慮したマクロセルとのマクロ設計工程
と、基本セルとマクロセルとを組み合わせたモジュール
を設計する際に、上記マクロセルを基本セルと同等に扱
って自動的に配置配線を行う配置配線工程とを含むこと
で、従来のマクロセルのセルデータを特性パラメータと
共にセルライブラリに格納していた工程を削減して、工
数の削減を達成し得たとしている。しかしながら、上位
階層と下位階層との配線上の問題を扱っておらず、特に
その遅延時間に関しては触れられていない。

【０００７】また、マスタースライス型半導体集積回路
の自動配線設計方法について、特開平８−６３４９３号
公報に開示されており、ＲＡＭ等の複数のメモリセルを
備えた半導体チップのマスクセル内のセルを自動配置
し、該マクロセルの上位の階層で自動配線するしマクロ
セル内領域を第１禁止領域を設定し、セル内配線領域及
び該第１禁止領域を侵さないように該マクロセル内のセ
ル間を自動配線し、該マクロセル内については該第１禁
止領域以外を第２禁止領域とし、該第２禁止領域を侵さ
ないように該上位階層で自動配線することを特徴として
いる。しかし、この従来例においても、マクロセルの下
位階層と上位階層との配線による遅延時間や迂回回路等
については一切記載されておらず、上記従来例による問
題は依然残っている。

【０００８】

【発明が解決しようとする課題】しかしながら、今日で
はプロセスの微細化に伴い、配線長の増大から発生する
遅延が深刻な問題になっている。この遅延を抑制する方
法として、リピータを挿入する方法が利用されている。
図１５を参照してリピータの効果を詳細に説明する。図
１５（ａ）に示す３０１、３０２は端子間距離ｔａを有
する端子を示す。図１５（ａ）にリピータなしの場合の
例を配線３０３で示し、一方図１５（ｂ）に示すリピー
タ３０６がある場合の例を配線３０４、３０５に示す。
このリピータ３０６がない場合と、ある場合の端子３０
１、３０２間の遅延時間をそれぞれｔａ、ｔｂとし、図
１５（ｃ）に示すように、横軸を端子間距離、縦軸を時
間で示すグラフにした。図１５（ｃ）において、ｔｂ
は、配線３０４間の遅延時間ｔ１、リピータ３０６内遅
延時間ｔ２、配線３０５間遅延時間ｔ３からなる。グラ
フ中で、端子３０１を起点として、ｔａを３１、ｔｂを
３２で示す。ここで、端子３０１，３０２間の遅延時間
は２種類存在し、１つは配線部分の遅延時間、もう１つ
はリピータ３０６内部の遅延時間である。

【０００９】ここで、配線部分の遅延時間（ｔ）と配線
長（ｌ）との関係は、係数をｘとして、ｔ＝ｘｌ² であらわされる。

【００１０】一方リピータ３０６内部の遅延時間ｔ２は
一定値となる。その為、リピータ３０６が無い場合の遅
延時間ｔａは、図１５に示す２次曲線３１の様に配線遅
延時間のみとなり、リピータ３０６がある場合の遅延時
間ｔｂは曲線３２の様になり、配線遅延の部分が分割さ
れている為に、総遅延時間は小さくなる。

【００１１】また、リピータ挿入処理は、始終点の端子
間の遅延時間が制約時間内になるように、端子間に必要
な種類のリピータを必要な数だけ必要な位置に挿入して
いる。その為、階層レイアウトにおいて、リピータが挿
入された配線を下位階層マクロに通過させる場合には、
リピータの位置を保持したままで下位階層マクロに埋め
込む必要がある。しかし、先に説明した従来のマクロ通
過配線埋め込み手法においては、マクロセル上にリピー
タの配置位置を保持したままで下位階層に埋め込むこと
は困難である。

【００１２】まず、図１３で説明した手法は、マクロセ
ル１０２上を通過する配線は上位階層の配線であり、上
位階層では特に問題はないが、下位階層では、上位階層
でリピータが配置された位置には、他のブロックを配置
させないようにする必要がある。配線情報だけを通過さ
せる場合は、上位階層で配線を通過する領域を配線禁止
領域（ＯＢＳ）にしておくだけだったものが、リピータ
を下位階層に埋め込む場合には下位階層に配置禁止を作
成する必要が発生する。しかし、配線通過可能領域全て
を下位階層で配置禁止にしてしまうと、下位階層におい
ての配線性が悪くなってしまう。そこで、リピータが配
置される位置のみを配置禁止にすると、上位階層と下位
階層のセル列を一致させる必要があり、また下位階層で
は上位階層レイアウト結果を反映させる必要がある為に
上位階層レイアウト後にしかレイアウトできなくなって
しまう。

【００１３】また、図１４で説明した手法では、下位階
層マクロ内の配線は下位階層の配線である為に、下位階
層内にリピータを挿入することは特に問題ないがその配
置位置に問題が発生する。図１６を参照してこの手法で
の問題点を説明する。１１に上位階層でのリピータ挿入
の例を、１２に図１４で説明した従来手法でのリピータ
挿入の例を示す。図１６内のリピータ挿入前とリピータ
挿入後の状態図において、１１は下位階層１０２を有す
る上位階層１０１において、始点１５１と終点１５２間
の配線１５３内の遅延制約を満たす位置にリピータを挿
入する例図を示している。図１６の例図７の例では、リ
ピータ１５５が挿入され、配線１５３を配線１５３と１
５４に分割している。一方、図１６に示す１２は、図１
４に示したマクロセル内に端子を設けた従来例にリピー
タを挿入する例図を示しており、配線１５３に対応する
配線は、従来手法でのリピータ挿入前の上位階層１０１
と下位階層１０２の状態で、下位階層マクロセルの境界
の端子１５９，１６０で分割されている為に、配線１５
６〜１５８の配線に分割されている。つぎに、従来手法
でのリピータ挿入後の上位階層１０１と下位階層１０２
の状態で、図１６の１２では、配線１５７にリピータ１
６２が追加され、配線１５７は１５７と１６１に分割さ
れた例を示したが、この手法ではリピータ挿入処理は、
配線１５６、１５７、１５８間でそれぞれ行われる為
に、配線を分割せずに展開した状態で実行したリピータ
挿入結果と違ってしまう。そのため、配線上の再設計が
必要となり、工程上の問題となる。

【００１４】本発明は、このような問題を解決し、階層
レイアウトにおいて、上位階層で配線が分割されず展開
された状態でリピータ挿入処理を行った結果を保持した
ままマクロセル上通過配線埋め込みを行う方法を提供す
ることを課題とする。

【００１５】

【課題を解決するための手段】本発明は、階層レイアウ
トにおいて、マクロ（下位階層）上を通過するレイアウ
ト結果を、配線経路とリピータの配置位置を保持したま
ま下位階層に埋め込む方法を提供する。また、本発明に
よる最大の特徴は、上位階層でのリピータ挿入処理を、
配線を分割せずに実行できることである。

【００１６】また、本発明は、半導体集積回路の階層レ
イアウト方法において、上位階層での端子間のタイミン
グを、下位階層に配線を埋め込んで、保証することを特
徴とする。

【００１７】また、本発明は、半導体集積回路の階層レ
イアウト方法において、下位階層マクロ上を通過する配
線を、リピータやバッファ、インバータのいずれか１以
上を配置して接続すると共に、前記リピータやバッフ
ァ、インバータのいずれか１以上を前記下位階層マクロ
に埋め込むことを特徴とする。

【００１８】また、本発明は、複数階層を有する半導体
集積回路の階層レイアウト方法において、下位階層のマ
クロセルに配線情報を埋め込む際に、配置経路とリピー
タやバッファ、インバータのいずれか１以上の配置位置
を保持することを特徴とする。

【００１９】また、本発明は、複数階層を有する半導体
集積回路の階層レイアウト方法において、下位階層のマ
クロセルに配線を埋め込む際に、前記マクロセルの既存
の外部端子を移動させ、冗長配線を削除することを特徴
とする。

【００２０】また、本発明は、複数階層を有する半導体
集積回路の階層レイアウト方法において、下位階層のマ
クロセルにリピータを埋め込む際に、必要無い仮想的に
配置したリピータを削除することを特徴とする。

【００２１】また、本発明は、複数階層を有する半導体
集積回路の階層レイアウト方法において、上位階層処理
として、下位階層を含めた初期レイアウトを実行する配
置配線処理と、前記上位階層と前記下位階層の境界に対
する仮想端子を作成する仮想端子作成処理と、前記仮想
端子の位置での配線を分割する配線分割処理と、前記分
割された配線及びリピータの削除を行うレイアウト変更
処理と、前記レイアウト変更後に再度配置配線する再配
置配線処理とからなり、前記下位階層処理として、前記
上位階層での前記配線分割処理後に、配線を分割されて
前記下位階層に埋め込まれる配線と前記下位階層上に配
置されたリピータを追加するレイアウト変更処理と、前
記レイアウト変更後に再度配置配線する再配置配線処理
とからなることを特徴とする。

【００２２】また、上記階層レイアウト方法において、
前記仮想端子作成処理は、前記下位階層マクロセルの配
線が対象となるか否かを判断し、３カ所以上に前記境界
上の点が有るか否かを判断し、前記境界上の連続する点
間の距離が所定距離以下の場合には対象外とし、次に、
外部端子に接続して外部端子の位置を移動する必要があ
るのか否かを判断し、前記下位階層を通過する配線で通
過距離が所定距離以下の場合には該配線を変更して、当
該配線が対象内である場合に上位階層と下位階層との交
点に仮想端子を作成することを特徴とする。

【００２３】

【発明の実施形態】本発明による実施形態について、図
面を参照しつつ詳細に説明する。

【００２４】［第１の実施形態］（本実施形態の構成）図１に本実施形態による半導体集
積回路の複数の階層化設計手法における階層レイアウト
のマクロ上通過配線埋め込み方法のフローチャートを示
す。

【００２５】図１を参照すると、本実施形態は、階層レ
イアウトにおいて上位階層での処理２１と、下位階層で
の処理２２を含む。

【００２６】上位階層処理２１は、上位階層における処
理で、配置配線処理２０１と、境界に対する仮想端子作
成処理２０２と、仮想端子位置での配線分割処理２０３
と、分割された配線及びリピータの削除を行うレイアウ
ト変更処理２０４と、レイアウト変更後の再配置配線処
理２０５とからなる。

【００２７】また、下位階層処理２２は、下位階層にお
ける処理で、上位階層での配線分割処理２０３後に、分
割されて下位階層に埋め込まれる配線と、下位階層上に
配置されたリピータを追加するレイアウト変更処理２０
６と、レイアウト変更後の再配置配線処理２０７とから
なる。

【００２８】（本実施形態の動作）図１のフローチャー
ト図を参照して、本実施形態の動作について詳細に説明
する。図１のフローチャート図に沿って、各動作の例を
図２〜図８を参照して説明する。図２〜図８で上位階層
を１０１、下位階層を１０２で示す。上位階層１０１上
の位置配線による始終点の端子を１０３，１０４、挿入
されたリピータを１１３で示し、配線を１１４、１１５
で示す。

【００２９】まず、図１の上位階層での配置配線処理２
０１の配置配線後の概略レイアウト結果の例を図２で示
す。図２に初期レイアウト後の状態図の状態図を示して
おり、上位階層１０１でレイアウトした結果、下位階層
１０２上を配線１１４、１１５が通過し、配線の遅延時
間を短縮するべく、リピータ１１３が配置されている。
次に、図１の仮想端子作成処理２０２の仮想端子作成処
理後の例を図３で示す。下位階層１０２と配線１１４、
１１５と仮想端子１１６、１１７を作成する。次に図１
の配線分割処理２０３の配線分割処理後の例を図４に示
す。図４は配線分割後の上位階層１０１と下位階層１０
２との平面図である。作成した仮想端子１１６で配線１
１４を分割し、上位階層１０１側を配線１１４、下位階
層側を配線１１８とする。同様に仮想端子１１７で配線
１１５を配線１１５と配線１１９に分割する。

【００３０】次に、図１のレイアウト変更処理（削除）
２０４、レイアウト変更処理（追加）２０６の各処理に
ついて説明する。図５はレイアウト変更処理（削除）２
０４後のレイアウト図である。図５に示すように、レイ
アウト変更処理後の上位階層１０１は下位階層マクロセ
ル１０２の仮想端子１１６，１１７に対し、仮想端子１
１６と配線１１４と端子１０３の配線を，仮想端子１１
７と配線１１６と端子１０４の配線を示している。図６
に示す下位階層１０２側では、仮想端子１１６とリピー
タ１１３間に配線１１８で、リピータ１１３と仮想端子
１１７間に配線１１９でそれぞれ配線されている。図５
の上位階層側では配線１１４、１１５が変更され、リピ
ータ１１３が削除される。図６の下位階層側では配線１
１８、１１９とリピータ１１３が追加される。

【００３１】最後に、図１の再配置配線処理（上位）２
０５、再配置配線処理（下位）２０７の再配置配線後の
例を上位階層側を図７に、下位階層側を図８に示してい
る。これは上位、下位階層共にレイアウト変更がある為
に、再度配置配線を行っている。特に図８で示した下位
階層では、配線１１８，１１９とリピータ１１３が追加
されているので、既存配置配線情報と重なっている可能
性がある。その為に、下位階層内では再度配置配線処理
を行う。図によれば、仮想端子１１６，１１７の位置は
仮想した点と同一として、配線１１８，１１９で角のあ
る曲がり直線としている。

【００３２】次に、本発明の動作を示す為に、図１の仮
想端子作成処理２０２の仮想端子の設定及び作成の処理
の部分について、図９及び、図１０を参照して詳細に説
明する。図１０（ａ）には、仮想端子やリピータの埋め
込み前の状態図を示し、図１０（ｂ）には埋め込み後の
状態図を示している。

【００３３】図９は仮想端子作成処理２０２を詳細にし
たフローチャート図である。上位階層での概略レイアウ
ト結果から、下位階層マクロセルの境界点全てに仮想端
子を作成する必要はない。仮想端子作成処理２０２は、
仮想端子を作成するかどうかのチェックを行う。

【００３４】まず、外部からの指定により、配線埋め込
み処理対象外とされた場合は対象から外す（図９の２０
９）。

【００３５】次に、図１０（ａ）の埋め込み前の配置図
中、配線１３６に示すような、マクロセル１０２の境界
上を何度も通過する場合には、境界の交点間の距離を調
べ、所定の距離α以内であれば仮想端子を作成しない。
この距離αは、短い通過配線を埋め込み処理から除外す
る為の距離で、外部から自由に設定できるようにしてお
く。この処理について図１０の配線１３６を参照して、
具体例を説明する。配線１３６は４個所で境界との交点
があるが、このうち２点は所定距離αより短いので、仮
想端子を作成せず、交点１４０，１４１の２点のみに仮
想端子を作成する（図９の２１０、２１１）。

【００３６】次に、配線がマクロセルの外部端子に接続
する場合には、外部端子を移動することで、配線埋め込
み処理を行う必要がなくなる場合がある。図１０の配線
１３２、１３３を参照して具体例を示す。これらの配線
は外部端子１２７に接続しているが、外部端子の位置を
配線１３２と境界との交点に移動すれば、下位階層マク
ロ内に配線を埋め込む必要がなくなる。この時、外部端
子を移動することで冗長になった配線１３３及びリピー
タ１２９は削除する。外部端子の移動を行うかどうかの
判断は、外部端子と交点の辺が同じかどうかにより判断
する。

【００３７】ただし、外部端子が２個所以上で配線に通
過している場合には、外部端子の移動を行わない。図１
０の配線１３４、１３５を参照して具体例を示す。配線
１３５は外部端子１２８に接続しているが、更に端子１
２４にも接続している。この場合は、外部端子位置は移
動せず、仮想端子１３７を作成し、配線１３４を１３
４，１３８に分割し、配線１３５は外部端子１２８で、
１３５、１３９に分割する（図９の２１２，２１３）。

【００３８】次に、下位階層マクロ上を通過する距離が
短い場合は、仮想端子を作成しない。図１０（ａ）の配
線１３１を参照して具体例を示す。配線１３１はマクロ
セル上を通過しているが、通過距離が短いので通過配線
埋め込み処理を行わない。この距離βは短い通過配線を
埋め込む処理から除外する為の判断基準となり外部から
指定できるようにしておく。この距離βは境界上の２点
間の距離を境界に沿って測定することにより測定する
（図９の２１４）。

【００３９】これらの条件を全て満たす配線境界位置に
のみ仮想端子を作成する（図９の２１５）。

【００４０】最後に、作成した仮想端子の配置位置に既
存の外部端子や作成した仮想端子がある場合は、重なら
ないように位置をずらして配置する（図９の２１６）。

【００４１】また、応用例として他の通過配線の埋め込
み例を図１１に示す。図１１には、リピータが２つ以上
直列に接続する場合の例を１４４に、並列に接続する場
合の例を１４６に、外部端子に接続し、配線と境界の点
が複数箇所で接続する場合の例を１４５に示すが、いず
れの例でも通過配線を埋め込むことができる。

【００４２】なお、上述した実施形態では、下位階層が
１つの場合の例を示しているが、下位階層の数に制限は
ない。また、上記実施形態では、下位階層を通過する配
線が１本の場合の例を示しているが、通過する配線の数
には制限はなく、下位階層を複数層有して、通過する配
線はその機能とそのマクロセルの大きさ及び、外部端子
間の距離等により、種々の形態に応じて、適切な通過配
線を行うことにしてよい。

【００４３】また、上記実施形態では、リピータを下位
階層に埋め込む場合の例を示しているが、リピータであ
る必要はない。例えば、インバータでもクロックバッフ
ァでも、通常のブロック情報でもよく、遅延素子として
のバッファを埋め込んでもよい。

【００４４】［第２の実施形態］次に、本発明の第２の
実施形態について、図１２を参照して詳細に説明する。
本実施形態は、上位階層で行われるレイアウトが、リピ
ータ挿入ではなく、クロックバッファ挿入である点で異
なる。図１２を参照すると、上位階層を４０１、下位階
層マクロセルを４０２で示している。上位階層４０１で
クロックスキューを低減させる為に、クロックバッファ
挿入処理を行うと、ルートバッファから末端の外部端子
やＦＦ（Flip Flop：フリップ・フロップ）までの間に
数段にわたりクロックバッファが挿入される。図１２は
ルートバッファを４０３で、挿入されたクロックバッフ
ァを４０４〜４０６で、末端のＦＦを４０７〜４１２で
示している。この時、４０４のクロックバッファが下位
階層マクロ４０２上に配置された例を示している。ま
た、仮想端子を設けず、ルートバッファ４０３からクロ
ックバッファ４０４に配線し、上位階層の端子４０９，
４１０に分配している例を示している。また、クロック
バッファ４０５のクロックは、端子４１１と端子４１２
とに分配されている。

【００４５】階層レイアウト設計において、上位階層で
クロックバッファを挿入した場合でも、図１のフローチ
ャートにそって、以降のマクロセル４０２上、通過配線
埋め込み処理を行うことができる。

【００４６】上位階層４０１でのクロックバッファ４０
４〜４０６の挿入処理において、クロックバッファ４０
４〜４０６を下位階層マクロセル４０２上に配置できな
い場合には、クロックバッファはマクロセル４０２を避
けて配置され、配線長も増大してしまう。クロックスキ
ューは最も遅いＦＦまでのスキューにあわせて配線され
る為に、本発明を使用しなければ、クロックの総配線が
増大してしまう。このため、本実施形態では、上位階層
ばかりでなく、下位階層の所在をも考慮した配線と配線
による遅延時間を考慮して、リピータやバッファ、イン
バータ等を用いて、全体の配線を施す例を示している。

【００４７】

【発明の効果】本発明によれば、マクロセル上に配置さ
れたリピータの配置位置を保持できるので、階層レイア
ウトにおいて、マクロセル上を通過する配線を下位階層
マクロに埋め込んでも、上位階層での配線遅延のタイミ
ングを保証することができる。また、このリピータ配置
の位置は、上位階層において、配線が展開された状態で
実行されたリピータ挿入処理の結果である。図１６を参
照すると、上位階層の始終点の端子１５１、１５２間の
遅延時間を考慮して挿入されたリピータ１５５の配置位
置を保持することで、端子１５１、１５２間の遅延タイ
ミングが保証される。また、本発明によれば、階層レ
イアウト設計における冗長配線の削減ができることにあ
る。図１０の配線１３２で説明しているように、下位階
層の外部端子に接続する配線を下位階層マクロ内に埋め
込む場合に、既存の外部端子位置を最適な位置に移動す
ることにより、冗長な配線を削減し、下位階層内での配
線性を向上することができる。

【図面の簡単な説明】

【図１】本発明による階層レイアウトの処理のフローチ
ャートである。

【図２】本発明による階層レイアウトの初期レイアウト
処理後の状態図である。

【図３】本発明による階層レイアウトの仮想端子作成処
理後の状態図である。

【図４】本発明による階層レイアウトの配線分割処理後
の状態図である。

【図５】本発明による階層レイアウトのレイアウト変更
処理後の状態図である。

【図６】本発明による階層レイアウトのレイアウト変更
処理後の状態図である。

【図７】本発明による階層レイアウトの再配置配線処理
後の状態図である。

【図８】本発明による階層レイアウトの再配置配線処理
後の状態図である。

【図９】本発明による階層レイアウトの仮想端子作成処
理のフローチャートである。

【図１０】本発明による階層レイアウトの仮想端子作成
処理の状態図である。

【図１１】本発明による階層レイアウトの他の配線配置
の状態図である。

【図１２】本発明による階層レイアウトの他の配線配置
の状態図である。

【図１３】従来の階層レイアウトのレイアウト前とレイ
アウト後の状態図である。

【図１４】従来の階層レイアウトのレイアウト前とレイ
アウト後の状態図である。

【図１５】階層レイアウトの遅延時間に関する原理的な
説明図である。

【図１６】従来の階層レイアウトのリピータ挿入前後の
状態図である。

【符号の説明】

２１上位階層処理２２下位階層処理１０１上位階層１０２下位階層１０３，１０４外部端子１０５，１０６ＯＢＳ（配線禁止領域）１０８，１０９，１１６，１１７仮想端子１１０，１１１，１１２配線１１３リピータ１１８，１１９配線１２０，１２２，１２３，１２５，１２４，１２６外
部端子１３０リピータ１５１，１５２外部端子１５３，１５４配線１５５，１６２リピータ２０１配置配線処理２０２仮想端子作成処理２０３配線分割処理２０４レイアウト変更処理２０５再配置配線処理２０６レイアウト変更処理２０７再配置配線処理２１５仮想端子作成処理３０１，３０２端子３０３，３０４，３０５配線３０６リピータ４０１上位階層４０２下位階層４０３ルートバッファ４０４〜４０６クロックバッファ４０７−４１２外部端子（ＦＦ）

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１１年８月９日（１９９９．８．９）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F064 AA01 AA03 BB07 BB19 BB26 BB40 DD04 DD05 DD14 DD32 DD50 EE05 EE16 EE47 EE54 EE58 EE60

Claims

【特許請求の範囲】

【請求項１】半導体集積回路の階層レイアウト方法に
おいて、上位階層での端子間のタイミングを、下位階層
に配線を埋め込んで、保証することを特徴とする階層レ
イアウト方法。
【請求項２】半導体集積回路の階層レイアウト方法に
おいて、下位階層マクロ上を通過する配線を、リピータ
やバッファ、インバータのいずれか１以上を配置して接
続すると共に、前記リピータやバッファ、インバータの
いずれか１以上を前記下位階層マクロに埋め込むことを
特徴とする階層レイアウト方法。
【請求項３】複数階層を有する半導体集積回路の階層
レイアウト方法において、下位階層のマクロセルに配線
情報を埋め込む際に、配置経路とリピータやバッファ、
インバータのいずれか１以上の配置位置を保持すること
を特徴とする階層レイアウト方法。
【請求項４】複数階層を有する半導体集積回路の階層
レイアウト方法において、下位階層のマクロセルに配線
を埋め込む際に、前記マクロセルの既存の外部端子を移
動させ、冗長配線を削除することを特徴とする階層レイ
アウト方法。
【請求項５】複数階層を有する半導体集積回路の階層
レイアウト方法において、下位階層のマクロセルにリピ
ータを埋め込む際に、必要無い仮想的に配置したリピー
タを削除することを特徴とする階層レイアウト方法。
【請求項６】複数階層を有する半導体集積回路の階層
レイアウト方法において、上位階層処理として、下位階
層を含めた初期レイアウトを実行する配置配線処理と、
前記上位階層と前記下位階層の境界に対する仮想端子を
作成する仮想端子作成処理と、前記仮想端子の位置での
配線を分割する配線分割処理と、前記分割された配線及
びリピータの削除を行うレイアウト変更処理と、前記レ
イアウト変更後に再度配置配線する再配置配線処理とか
らなり、前記下位階層処理として、前記上位階層での前
記配線分割処理後に、配線を分割されて前記下位階層に
埋め込まれる配線と前記下位階層上に配置されたリピー
タを追加するレイアウト変更処理と、前記レイアウト変
更後に再度配置配線する再配置配線処理とからなること
を特徴とする階層レイアウト方法。
【請求項７】請求項６に記載の階層レイアウト方法に
おいて、前記仮想端子作成処理は、前記下位階層マクロ
セルの配線が対象となるか否かを判断し、３カ所以上に
前記境界上の点が有るか否かを判断し、前記境界上の連
続する点間の距離が所定距離以下の場合には対象外と
し、次に、外部端子に接続して外部端子の位置を移動す
る必要があるのか否かを判断し、前記下位階層を通過す
る配線で通過距離が所定距離以下の場合には該配線を変
更して、当該配線が対象内である場合に上位階層と下位
階層との交点に仮想端子を作成することを特徴とする階
層レイアウト方法。