JPH11145289A - 半導体装置の自動配置配線方法 - Google Patents
半導体装置の自動配置配線方法Info
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- JPH11145289A JPH11145289A JP9301635A JP30163597A JPH11145289A JP H11145289 A JPH11145289 A JP H11145289A JP 9301635 A JP9301635 A JP 9301635A JP 30163597 A JP30163597 A JP 30163597A JP H11145289 A JPH11145289 A JP H11145289A
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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Abstract
(57)【要約】
【課題】 マクロの占有面積の増加を伴うことなく、マ
クロ端子への外部配線の干渉を避け得る、設計効率が高
い半導体装置の自動配置配線方法を提供する。 【解決手段】 マクロの境界１２の外側に仮想ブロック
１３を配置し、境界１２を越えたマクロ内部の仮想ブロ
ック内に外部配線を引き出すための端子１４を設ける。
端子１４の近傍にはマクロ外からのアクセスを禁止する
配線禁止領域１５を設定する。マクロの自動配置配線を
行い、その後仮想ブロックを削除する。マクロの面積増
加を伴うことなく、効率の高い設計が可能となる。
クロ端子への外部配線の干渉を避け得る、設計効率が高
い半導体装置の自動配置配線方法を提供する。 【解決手段】 マクロの境界１２の外側に仮想ブロック
１３を配置し、境界１２を越えたマクロ内部の仮想ブロ
ック内に外部配線を引き出すための端子１４を設ける。
端子１４の近傍にはマクロ外からのアクセスを禁止する
配線禁止領域１５を設定する。マクロの自動配置配線を
行い、その後仮想ブロックを削除する。マクロの面積増
加を伴うことなく、効率の高い設計が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の自動
配置配線方法に関し、特にマクロと呼ばれる機能ブロッ
クの自動配置配線方法に関する。
配置配線方法に関し、特にマクロと呼ばれる機能ブロッ
クの自動配置配線方法に関する。
【０００２】
【従来の技術】ゲートアレイ等の半導体装置内に配置さ
れ、機能セル及び複数の機能セルから成るプリミティの
組み合わせで設計されるマクロ（ハードマクロ）では、
近年のマクロの多機能化に伴って、その端子数が増加傾
向にあり、端子数がマクロサイズを支配する要因になっ
ている。マクロを含む半導体装置の配置及び配線は、コ
ンピュータを利用して行なわれる。
れ、機能セル及び複数の機能セルから成るプリミティの
組み合わせで設計されるマクロ（ハードマクロ）では、
近年のマクロの多機能化に伴って、その端子数が増加傾
向にあり、端子数がマクロサイズを支配する要因になっ
ている。マクロを含む半導体装置の配置及び配線は、コ
ンピュータを利用して行なわれる。
【０００３】マクロを含む半導体装置の従来の自動配置
配線方法（従来例１）を図面を参照して説明する。図５
はこの従来例１の自動配置配線方法を示すフローチャー
ト、図６（ａ）及び（ｂ）は夫々、この自動配置配線方
法でレイアウトが行われる半導体装置のマクロを含む部
分の平面図、及び、そのコーナー部（円内）の拡大平面
図である。また、図７は、その自動配置配線方法による
レイアウト結果を示す図６（ｂ）と同じ部分の配置配線
を示す平面図である。
配線方法（従来例１）を図面を参照して説明する。図５
はこの従来例１の自動配置配線方法を示すフローチャー
ト、図６（ａ）及び（ｂ）は夫々、この自動配置配線方
法でレイアウトが行われる半導体装置のマクロを含む部
分の平面図、及び、そのコーナー部（円内）の拡大平面
図である。また、図７は、その自動配置配線方法による
レイアウト結果を示す図６（ｂ）と同じ部分の配置配線
を示す平面図である。
【０００４】図５において、まず、ステップ２０で、マ
クロの最適サイズをマクロの回路規模に基づいて設定
し、図６（ａ）に示すように自動レイアウトを行う領域
の境界１２を決定する。次に、ステップ２１で、マクロ
外部とのインタフェースとなるマクロ内の機能セル１８
を、ステップ２０で設定した自動レイアウト領域の内部
に境界１２に隣接して配置する。ここで、マクロのイン
タフェースとなる機能セル１８は、通常、マクロに対し
ての自動配線の配線性を考慮し、マクロの境界線１２に
隣接して配置している。次いで、ステップ２２で、この
インターフェイスとなる機能セルに関する条件を入れ
て、自動配置配線プログラムを利用してマクロの自動配
置配線を行う。
クロの最適サイズをマクロの回路規模に基づいて設定
し、図６（ａ）に示すように自動レイアウトを行う領域
の境界１２を決定する。次に、ステップ２１で、マクロ
外部とのインタフェースとなるマクロ内の機能セル１８
を、ステップ２０で設定した自動レイアウト領域の内部
に境界１２に隣接して配置する。ここで、マクロのイン
タフェースとなる機能セル１８は、通常、マクロに対し
ての自動配線の配線性を考慮し、マクロの境界線１２に
隣接して配置している。次いで、ステップ２２で、この
インターフェイスとなる機能セルに関する条件を入れ
て、自動配置配線プログラムを利用してマクロの自動配
置配線を行う。
【０００５】引き続き、ステップ２３で、ステップ２２
で作成したマクロの自動配置配線結果から、マクロのイ
ンタフェースとなる機能セル１８の全ての端子とマクロ
の境界線１２との間にマクロ外部からの配線を配置する
配線領域が確保されていることを確認する。ここで、機
能セル１８の端子１９とマクロの境界線１２との間に必
要な配線領域が確保されていない場合には、ステップ２
２のマクロ自動配置配線を再度行うか、又は、ステップ
２２で作成したマクロの自動配置配線結果を手作業等で
修正する。ステップ２３での確認結果が良好ならば、ス
テップ２４で、図７に示すような自動配置配線結果をレ
イアウトデータとして出力する。これによって、端子１
９はそのままマクロ外部の配線が接続されるマクロ端子
となる。
で作成したマクロの自動配置配線結果から、マクロのイ
ンタフェースとなる機能セル１８の全ての端子とマクロ
の境界線１２との間にマクロ外部からの配線を配置する
配線領域が確保されていることを確認する。ここで、機
能セル１８の端子１９とマクロの境界線１２との間に必
要な配線領域が確保されていない場合には、ステップ２
２のマクロ自動配置配線を再度行うか、又は、ステップ
２２で作成したマクロの自動配置配線結果を手作業等で
修正する。ステップ２３での確認結果が良好ならば、ス
テップ２４で、図７に示すような自動配置配線結果をレ
イアウトデータとして出力する。これによって、端子１
９はそのままマクロ外部の配線が接続されるマクロ端子
となる。
【０００６】上記従来例１では、マクロ境界部での配線
領域が確保できない場合には、自動配置配線を再び繰り
返す必要が生じ、或いは、その修正作業が必要となり、
設計効率が損われる。その解決方法として、仮想ブロッ
クをマクロの端子部として利用する自動配置配線方法が
提案されている。この設計方法（従来例２）について図
面を参照して説明する。
領域が確保できない場合には、自動配置配線を再び繰り
返す必要が生じ、或いは、その修正作業が必要となり、
設計効率が損われる。その解決方法として、仮想ブロッ
クをマクロの端子部として利用する自動配置配線方法が
提案されている。この設計方法（従来例２）について図
面を参照して説明する。
【０００７】図８は従来例２の自動配置配線方法を示す
フローチャート図である。図２（ａ）はこの自動配置配
線方法を行う対象回路の回路図、図９（ａ）及び（ｂ）
並びに図１０は、この自動配置配線方法によるレイアウ
トを示す平面図で、夫々、図６（ａ）及び（ｂ）並びに
図７と同様にそのレイアウトを示している。
フローチャート図である。図２（ａ）はこの自動配置配
線方法を行う対象回路の回路図、図９（ａ）及び（ｂ）
並びに図１０は、この自動配置配線方法によるレイアウ
トを示す平面図で、夫々、図６（ａ）及び（ｂ）並びに
図７と同様にそのレイアウトを示している。
【０００８】図８において、まずステップ２５で、図２
（ａ）のマクロ外部の端子８とマクロのインターフェイ
スを構成する機能セル９との間に仮想ブロック１０を挿
入する。その回路図を図２（ｂ）に示す。
（ａ）のマクロ外部の端子８とマクロのインターフェイ
スを構成する機能セル９との間に仮想ブロック１０を挿
入する。その回路図を図２（ｂ）に示す。
【０００９】次に、ステップ２６で、仮想ブロック３２
の端子位置を設定する。次に、ステップ２７で、マクロ
の最適サイズを、マクロの回路規模に基づいて設定し、
図９（ａ）に示す自動レイアウトを行う範囲となる境界
線１２を決定する。次に、ステップ２８で、図９（ｂ）
に示す仮想ブロック３２を、マクロの境界線１２に隣接
して配置する。このとき、仮想ブロック３２のサイズ
は、マクロ最小単位セル１つ分の大きさで定義し、仮想
ブロックの端子３１は、この仮想ブロック３２の領域内
に設定する。
の端子位置を設定する。次に、ステップ２７で、マクロ
の最適サイズを、マクロの回路規模に基づいて設定し、
図９（ａ）に示す自動レイアウトを行う範囲となる境界
線１２を決定する。次に、ステップ２８で、図９（ｂ）
に示す仮想ブロック３２を、マクロの境界線１２に隣接
して配置する。このとき、仮想ブロック３２のサイズ
は、マクロ最小単位セル１つ分の大きさで定義し、仮想
ブロックの端子３１は、この仮想ブロック３２の領域内
に設定する。
【００１０】次に、ステップ２９で、ステップ２８の条
件を入れて、自動配置配線プログラムを利用し、マクロ
の自動配置配線を行う。ステップ３０で、ステップ２９
で作成したマクロの自動配置配線結果を、図１０に示す
マクロのレイアウトデータとして出力する。これによっ
て配線１７に接続された端子３１が、マクロのインタフ
ェースとなる端子となる。
件を入れて、自動配置配線プログラムを利用し、マクロ
の自動配置配線を行う。ステップ３０で、ステップ２９
で作成したマクロの自動配置配線結果を、図１０に示す
マクロのレイアウトデータとして出力する。これによっ
て配線１７に接続された端子３１が、マクロのインタフ
ェースとなる端子となる。
【００１１】
【発明が解決しようとする課題】従来の自動配置配線方
法では、マクロのレイアウト面積が増大する欠点があ
る。つまり、従来例１の自動配置配線方法では、設計を
繰り返し行う欠点があるのみならず、マクロのインタフ
ェースとなる全ての機能セルをマクロの境界線に隣接し
て配置するので、多くの機能セルのためマクロの周囲長
が長くなり、結果としてマクロのサイズが大きくなり、
マクロの占有面積が増大するおそれがある。また、従来
例２の自動配置配線方法では、仮想ブロックの部分がマ
クロの１部として占有されてしまうため、やはり、占有
面積が増大する。
法では、マクロのレイアウト面積が増大する欠点があ
る。つまり、従来例１の自動配置配線方法では、設計を
繰り返し行う欠点があるのみならず、マクロのインタフ
ェースとなる全ての機能セルをマクロの境界線に隣接し
て配置するので、多くの機能セルのためマクロの周囲長
が長くなり、結果としてマクロのサイズが大きくなり、
マクロの占有面積が増大するおそれがある。また、従来
例２の自動配置配線方法では、仮想ブロックの部分がマ
クロの１部として占有されてしまうため、やはり、占有
面積が増大する。
【００１２】ここで、従来例１の自動配置配線方法で、
上記欠点を克服するために、マクロのインタフェースと
なる機能セルをマクロの境界線だけでなくその内側にも
配置する構成を採用する場合には、境界線から内側に行
くほど、マクロの配線が混雑し、マクロ外部からの配線
領域が確保できず設計の繰返し作業が増えるおそれがあ
る。
上記欠点を克服するために、マクロのインタフェースと
なる機能セルをマクロの境界線だけでなくその内側にも
配置する構成を採用する場合には、境界線から内側に行
くほど、マクロの配線が混雑し、マクロ外部からの配線
領域が確保できず設計の繰返し作業が増えるおそれがあ
る。
【００１３】本発明の目的は、上記に鑑み、マクロを有
する半導体装置の自動配置配線方法において、設計の繰
返しを避けると共に、集積度が高いレイアウトを可能と
する半導体装置の自動配置配線方法を提供することにあ
る。
する半導体装置の自動配置配線方法において、設計の繰
返しを避けると共に、集積度が高いレイアウトを可能と
する半導体装置の自動配置配線方法を提供することにあ
る。
【００１４】
【課題を解決するための手段】本発明の自動配置配線方
法は、マクロを含む半導体装置の回路情報に基づいて回
路の配置及び配線をコンピュータで行う半導体装置の自
動配置配線方法において、マクロの境界を設定するステ
ップと、前記境界に隣接し又は境界をまたいでマクロの
外部端子に対応する仮想ブロックを配置するステップ
と、前記仮想ブロックに隣接するマクロの内側領域又は
仮想ブロック内のマクロの内側領域にマクロ端子を配置
するステップと、前記マクロ端子を含むマクロの自動配
置配線を行ってマクロのレイアウトデータを求めるステ
ップと、前記レイアウトデータから前記仮想ブロックを
除いてマクロの配置配線データとするステップとを有す
ることを特徴とする。
法は、マクロを含む半導体装置の回路情報に基づいて回
路の配置及び配線をコンピュータで行う半導体装置の自
動配置配線方法において、マクロの境界を設定するステ
ップと、前記境界に隣接し又は境界をまたいでマクロの
外部端子に対応する仮想ブロックを配置するステップ
と、前記仮想ブロックに隣接するマクロの内側領域又は
仮想ブロック内のマクロの内側領域にマクロ端子を配置
するステップと、前記マクロ端子を含むマクロの自動配
置配線を行ってマクロのレイアウトデータを求めるステ
ップと、前記レイアウトデータから前記仮想ブロックを
除いてマクロの配置配線データとするステップとを有す
ることを特徴とする。
【００１５】本発明では、マクロの境界に隣接し、又
は、マクロの境界をまたいでマクロ内部の小さな領域に
延びる仮想ブロックを配置し、マクロ外部に配線を引き
出すための端子をマクロ内部に配置し、コンピュータを
利用してマクロの自動配置配線を行う。これにより、マ
クロ端子は、マクロ境界に隣接して配置されるので、他
の配線との干渉の有無を確認する必要がなく、設計の効
率化が可能である。また、仮想ブロックはマクロの自動
配置配線の完了後に除かれるので、半導体装置の集積度
を損うこともない。
は、マクロの境界をまたいでマクロ内部の小さな領域に
延びる仮想ブロックを配置し、マクロ外部に配線を引き
出すための端子をマクロ内部に配置し、コンピュータを
利用してマクロの自動配置配線を行う。これにより、マ
クロ端子は、マクロ境界に隣接して配置されるので、他
の配線との干渉の有無を確認する必要がなく、設計の効
率化が可能である。また、仮想ブロックはマクロの自動
配置配線の完了後に除かれるので、半導体装置の集積度
を損うこともない。
【００１６】
【発明の実施の形態】以下、図面を参照し、本発明の一
実施形態例に基づいて、本発明を更に詳細に詳細に説明
する。図１は本発明の第一の実施形態例の自動配置配線
方法を示すフローチャートである。また、図２（ａ）及
び（ｂ）は夫々、この自動配置配線方法を行う対象回路
の回路図、これに仮想ブロックを挿入した回路図であ
る。更に、図３（ａ）及び（ｂ）並びに図４は、本実施
形態例の自動配置配線で得られるレイアウト構成を示す
平面図であり、夫々、該レイアウトを図６（ａ）及び
（ｂ）並びに図７と同様に示している。
実施形態例に基づいて、本発明を更に詳細に詳細に説明
する。図１は本発明の第一の実施形態例の自動配置配線
方法を示すフローチャートである。また、図２（ａ）及
び（ｂ）は夫々、この自動配置配線方法を行う対象回路
の回路図、これに仮想ブロックを挿入した回路図であ
る。更に、図３（ａ）及び（ｂ）並びに図４は、本実施
形態例の自動配置配線で得られるレイアウト構成を示す
平面図であり、夫々、該レイアウトを図６（ａ）及び
（ｂ）並びに図７と同様に示している。
【００１７】図１のフローチャートを参照すると、まず
ステップ１では、図２（ａ）に示す対象回路に対して、
マクロとの信号取合いをするマクロの外部端子８と、マ
クロのインターフェイスとなる機能セル９との間に仮想
ブロック１０を挿入する。その結果を図２（ｂ）に示
す。次に、ステップ２で仮想ブロック１０内に配置する
端子位置を、機能ブロック９側の仮想ブロック１０に隣
接する位置となるように設定する。仮想ブロック１０の
サイズは、マクロの最小単位セル１つ分の大きさで定義
し、仮想ブロックの端子１４は、マクロの最小単位セル
１つ分の大きさを超えた領域に設定する。端子１４の配
置に要する面積は、マクロの１つの単位セルの大きさ
の、例えば、１／１０〜１／１５である。
ステップ１では、図２（ａ）に示す対象回路に対して、
マクロとの信号取合いをするマクロの外部端子８と、マ
クロのインターフェイスとなる機能セル９との間に仮想
ブロック１０を挿入する。その結果を図２（ｂ）に示
す。次に、ステップ２で仮想ブロック１０内に配置する
端子位置を、機能ブロック９側の仮想ブロック１０に隣
接する位置となるように設定する。仮想ブロック１０の
サイズは、マクロの最小単位セル１つ分の大きさで定義
し、仮想ブロックの端子１４は、マクロの最小単位セル
１つ分の大きさを超えた領域に設定する。端子１４の配
置に要する面積は、マクロの１つの単位セルの大きさ
の、例えば、１／１０〜１／１５である。
【００１８】次に、ステップ３で、マクロの最適サイズ
を、マクロの回路規模に基づいて決定し、半導体装置内
の所定位置にマクロの境界１２を設定し、自動レイアウ
トの領域を決定する。次に、ステップ４で、仮想ブロッ
ク１０を、自動レイアウトする領域の境界線１２の外側
に、マクロの境界線１２に隣接する位置に配置する。こ
こで、端子１４を含む仮想ブロックの一部を、境界線１
２を越えてマクロ領域内に延びるように設定する。ステ
ップ５で、ステップ４の条件を入力し、自動配置配線プ
ログラムを利用して、マクロの自動配置配線を行う。
を、マクロの回路規模に基づいて決定し、半導体装置内
の所定位置にマクロの境界１２を設定し、自動レイアウ
トの領域を決定する。次に、ステップ４で、仮想ブロッ
ク１０を、自動レイアウトする領域の境界線１２の外側
に、マクロの境界線１２に隣接する位置に配置する。こ
こで、端子１４を含む仮想ブロックの一部を、境界線１
２を越えてマクロ領域内に延びるように設定する。ステ
ップ５で、ステップ４の条件を入力し、自動配置配線プ
ログラムを利用して、マクロの自動配置配線を行う。
【００１９】ここで、仮想ブロック１０の端子１４の配
線層は、マクロが使用しない配線層を使用することで、
マクロの内部配線と短絡を生ずるおそれはない。さら
に、マクロから仮想ブロック１０の端子１４までの自動
配線時に、マクロの境界線１２を越えて飛び出す配線の
回り込み３３を防ぐために、仮想ブロック１０内の端子
１４の周囲を取り囲む範囲を配線禁止領域１５として設
定する。この配線禁止領域の設定は、各テクノロジー毎
にライブラリ化することができ、マクロ設計のたびに行
う必要はない。
線層は、マクロが使用しない配線層を使用することで、
マクロの内部配線と短絡を生ずるおそれはない。さら
に、マクロから仮想ブロック１０の端子１４までの自動
配線時に、マクロの境界線１２を越えて飛び出す配線の
回り込み３３を防ぐために、仮想ブロック１０内の端子
１４の周囲を取り囲む範囲を配線禁止領域１５として設
定する。この配線禁止領域の設定は、各テクノロジー毎
にライブラリ化することができ、マクロ設計のたびに行
う必要はない。
【００２０】ステップ６では、ステップ５で作成したマ
クロの自動配置配線結果から、仮想ブロック１０を削除
する。次いで、ステップ７で、ステップ６で作成したマ
クロの自動配置配線結果から、仮想ブロック１０を削除
したデータを、図４に示すようなマクロのレイアウトデ
ータとして出力する。これによって、仮想ブロック１０
を削除する前に定義されていた仮想ブロックの端子１４
が存在した位置がマクロ端子１６となり、このマクロ端
子１６とマクロのインタフェースとの間は、マクロの配
線１７によって接続される。従って、マクロ端子１６か
ら外部に引き出される配線のための配線領域における干
渉を確認する必要はない。
クロの自動配置配線結果から、仮想ブロック１０を削除
する。次いで、ステップ７で、ステップ６で作成したマ
クロの自動配置配線結果から、仮想ブロック１０を削除
したデータを、図４に示すようなマクロのレイアウトデ
ータとして出力する。これによって、仮想ブロック１０
を削除する前に定義されていた仮想ブロックの端子１４
が存在した位置がマクロ端子１６となり、このマクロ端
子１６とマクロのインタフェースとの間は、マクロの配
線１７によって接続される。従って、マクロ端子１６か
ら外部に引き出される配線のための配線領域における干
渉を確認する必要はない。
【００２１】従来例２では、マクロの領域内に、仮想ブ
ロックの領域を端子の数だけ設ける必要があったため、
例えば、規模が１ＫＧＡＴＥ程度、端子数が１００のマ
クロの場合で、１０％程度面積の増加があったが、本発
明では仮想ブロックは、実質的にマクロの外部に配置さ
れ且つマクロの自動配置配線後は削除されるので、マク
ロの面積が増加するおそれはない。
ロックの領域を端子の数だけ設ける必要があったため、
例えば、規模が１ＫＧＡＴＥ程度、端子数が１００のマ
クロの場合で、１０％程度面積の増加があったが、本発
明では仮想ブロックは、実質的にマクロの外部に配置さ
れ且つマクロの自動配置配線後は削除されるので、マク
ロの面積が増加するおそれはない。
【００２２】また、仮想ブロックをマクロの境界部に配
置するため、マクロのインタフェースとなる機能セルの
端子からマクロの境界までが自動レイアウトで配線され
ることとなり、マクロ外部からマクロ端子に至る配線と
マクロの内部配線との干渉の有無を確認する工程が不必
要になる。
置するため、マクロのインタフェースとなる機能セルの
端子からマクロの境界までが自動レイアウトで配線され
ることとなり、マクロ外部からマクロ端子に至る配線と
マクロの内部配線との干渉の有無を確認する工程が不必
要になる。
【００２３】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体装置の自動配置配線
方法は、上記実施形態例の構成にのみ限定されるもので
はなく、上記実施形態例の構成から種々の修正及び変更
を施したものも、本発明の範囲に含まれる。
づいて説明したが、本発明の半導体装置の自動配置配線
方法は、上記実施形態例の構成にのみ限定されるもので
はなく、上記実施形態例の構成から種々の修正及び変更
を施したものも、本発明の範囲に含まれる。
【００２４】
【発明の効果】以上、説明したように、本発明の自動配
置配線方法によると、マクロ外部とマクロ内部との配線
の干渉の有無を確認する工程が不要となり、且つ、マク
ロの占有面積の増加を伴うことがないので、本発明は、
集積度が高い半導体装置を効率良く設計できる自動配置
配線を提供できる。
置配線方法によると、マクロ外部とマクロ内部との配線
の干渉の有無を確認する工程が不要となり、且つ、マク
ロの占有面積の増加を伴うことがないので、本発明は、
集積度が高い半導体装置を効率良く設計できる自動配置
配線を提供できる。
【図１】本発明の一実施形態例の自動配置配線方法を示
すフローチャート。
すフローチャート。
【図２】（ａ）及び（ｂ）は夫々、図１の自動配置配線
方法の対象回路を示す模式的回路図、及び、その仮想ブ
ロック挿入後の回路図。
方法の対象回路を示す模式的回路図、及び、その仮想ブ
ロック挿入後の回路図。
【図３】（ａ）及び（ｂ）は夫々、図１の実施形態例に
よるマクロの境界の設定を示す平面図、及び、その境界
附近（円内）を示す拡大平面図。
よるマクロの境界の設定を示す平面図、及び、その境界
附近（円内）を示す拡大平面図。
【図４】図１の実施形態例の自動配置配線方法で得られ
るマクロの配置配線の平面図。
るマクロの配置配線の平面図。
【図５】従来例１の自動配置配線方法を示すフローチャ
ート。
ート。
【図６】（ａ）及び（ｂ）は夫々、従来例１の自動配置
配線方法による配置を図３（ａ）及び（ｂ）と同様に示
す平面図。
配線方法による配置を図３（ａ）及び（ｂ）と同様に示
す平面図。
【図７】従来例１の自動配置配線方法による結果を図４
と同様に示す平面図。
と同様に示す平面図。
【図８】従来例２の自動配置配線方法を示すフローチャ
ート。
ート。
【図９】（ａ）及び（ｂ）は夫々、従来例２の自動配置
配線方法による配置を図３（ａ）及び（ｂ）と同様に示
す平面図。
配線方法による配置を図３（ａ）及び（ｂ）と同様に示
す平面図。
【図１０】従来例２の自動配置配線方法による結果を図
４と同様に示す平面図。
４と同様に示す平面図。
８ マクロ外部端子 ９ マクロのインタフェースとなる機能セル １０ 仮想ブロック １１ セルアレイ領域 １２ 機能セル境界線 １４ 仮想ブロックの端子 １５ 仮想ブロックの配線禁止領域 １６ マクロ端子 １７ マクロの内部配線 １８ マクロのインタフェースとなる機能セル １９ マクロのインタフェースとなる機能セルの端子 ３１ 仮想ブロックの端子 ３２ 仮想ブロック ３３ 配線の回り込み
Claims (5)
- 【請求項１】 マクロを含む半導体装置の回路情報に基
づいて回路の配置及び配線をコンピュータで行う半導体
装置の自動配置配線方法において、 マクロの境界を設定するステップと、 前記境界に隣接し又は境界をまたいでマクロの外部端子
に対応する仮想ブロックを配置するステップと、 前記仮想ブロックに隣接するマクロの内側領域又は仮想
ブロック内のマクロの内側領域にマクロ端子を配置する
ステップと、 前記マクロ端子を含むマクロの自動配置配線を行ってマ
クロのレイアウトデータを求めるステップと、 前記レイアウトデータから前記仮想ブロックを除いてマ
クロの配置配線データとするステップとを有することを
特徴とする半導体装置の自動配置配線方法。 - 【請求項２】 前記回路情報に前記仮想ブロックを追加
するステップを更に有する、請求項１に記載の半導体装
置の自動配置配線方法。 - 【請求項３】 前記仮想ブロックはマクロを構成する機
能セルの最小単位セルの大きさを有し、該仮想ブロック
がマクロの配線禁止領域を定義する、請求項１又は２に
記載の半導体装置の自動配置配線方法。 - 【請求項４】 前記境界と平行方向に並ぶ前記マクロ端
子の両側及び境界側のマクロ端子の片側をマクロの配線
禁止領域と定義する、請求項１又は２に記載の半導体装
置の自動配置配線方法。 - 【請求項５】 前記マクロ端子を構成する配線層は、前
記マクロの内部配線を構成する配線層とは異なる、請求
項１乃至４のいずれか一に記載の半導体装置の自動配置
配線方法。
Priority Applications (4)
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|---|---|---|---|
| JP30163597A JP3204381B2 (ja) | 1997-11-04 | 1997-11-04 | 半導体装置の自動配置配線方法 |
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| JP30163597A JP3204381B2 (ja) | 1997-11-04 | 1997-11-04 | 半導体装置の自動配置配線方法 |
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|---|---|
| JPH11145289A true JPH11145289A (ja) | 1999-05-28 |
| JP3204381B2 JP3204381B2 (ja) | 2001-09-04 |
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- 1997-11-04 JP JP30163597A patent/JP3204381B2/ja not_active Expired - Fee Related
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- 1998-11-04 CN CN98123745A patent/CN1104048C/zh not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3204381B2 (ja) | 2001-09-04 |
| US6360354B1 (en) | 2002-03-19 |
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