JPS63248144A - スタンダ−ドセル方式ｌｓｉのレイアウト方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明は、半導体集積回路装置のレイアウト方法に関
する。

（従来の技術） 集積回路の大規模化・高槻層化に伴ない、チップの中に
ＲＯＭ、ＲＡＭ、ＰＬＡ　、手描きブロックといったマ
クロブロックをとシこむものが多くなってきている。

このようなマクロブロックを含むＬＳＩのレイアウトに
おいては、ビルディングブロック型の階層的レイアウト
がよく用いられている。第８図は、その手法の処理手順
の例である。

しかし、実際のレイアウトにおいては、次のような欠点
があるため、チップのフロアプランの練シ直しが数回必
要となシ、設計のＴＡＴＯ面からしはしば問題となる。

階層的レイアラ）Ｋおける欠点としては、■　チップの
フロアプラン時のレイアウトブロックのサイズ予測は精
度が上げに＜＜、実際のサイズとの違いがブロック間チ
ャネルの無効領域を発生させ、集積度を低下させること
（第９図参照） ■　ブロック内の配置配線をする前にレイアウトブロッ
クの外部端子位置を決定するため、レイアウトブロック
ごとに最適化を行なっても、ブロック間にまたがってレ
イアウトブロック同士を接続するネッ）Ｋクランク状の
冗長配りが生じやすく、集積度を低下させること が挙げられる。

一方、こうした階層的レイアウトの問題点をカバーする
ものとして、マクロブロックを含めて一括しイアウドす
る手法が提案されている。

しかし、配線処理の簡便化のためにマクロブロックの端
子存在辺に制限があったり、電源配線の簡便化のために
マクロブロックの配置位置に制限があったシというよう
に、レイアウト上の柔軟性に欠けていた。

（発明が解決しようとする問題点） 本発明は、マクロブロックを含むＬＳＩにおいて、マク
ロブロックの端子存在辺や配置位置に制限を設けること
なくマクロブロックとスタンダードセルとを一括しイア
ウドする手法を提供し、無効領域、冗長配線を低減させ
集積度を向上させることを目的とする。

〔発明の構成〕

（問題点を解決するための手段） マクロブロックを配置しかつその周辺部配線を行なうた
めの矩形領域を設定し、この領域外にあるランダムロジ
ック部分にはレイアウト上の階１的境界を入れずに全体
の概略配線を行なう。

また、この矩形領域内に４つのチャネルを設け、ランダ
ムロジック部分の概略配線の前にこの領域内での概略配
線を行ない、該領域の外周上に仮想端子を設定する。特
に該領域の外周上下辺に設ける仮想端子は、マクロブロ
ックの該領域内における相対配置Ｘ座標を決めることに
よシそのＸ座標を決定し、ランダムロジック部分の詳細
配線のための準備処理とする。

マクロブロックへの電源配線は、スタンダードセルの配
置を行なう前に概略径路を決めておき、ランダムロジッ
ク部分での径路が直線状になるよう考慮してセル配置を
行ない、さらに上記矩形領域内にてマクロブロック端子
への配線径路を決定して行なう。

（作用） ランダムロジックの部分を分割しないため、その部分全
体で概略配線することＫよシ最適化が全体に及んで無効
領域・冗長配線が軽減される。

また、機能ブロック領域内に４つのチャネルを設けるこ
とにより、マクロブロック四辺への結線が可能で、端子
存在位置の制約がなくなる。

さらに、前述の電源配線の手法によシ、機能ブロック領
域の配置位置に制限が生じず、かつ電源配線によるチッ
プサイズ増加を最小限に抑えることができる。

（実施例） 以下、本発明の詳細について、レイアウトモデル、処理
フローの順に説明する。

（１）　　レイアウトモデル Ｉ１０ブロックとその周辺チャネルおよびチップコア部
分（以下コアブロック）に分け、コアブロック内にマク
ロブロックとスタンダードセルとを混在させ一括しイア
ウドを行なう。

マクロブロックは、その周辺部配線領域も含めた矩形領
域（以下、機能ブロック領域）Ｋ配置し、その領域外周
上に仮想端子を設定することにより、機能ブロック領域
の内側と外側の配線を分離させる。（第１図参照） 機能ブロック領域の形状は、幅は配線グリッド単位、高
さはセル列単位で定義する。

この機能ブロック領域の置かれる位置は、チップコア部
分のどこでも良く、また、その領域内を第２図に示すよ
うに４つのチャネルに分割して配線することＫよシマク
ロブロックの端子が四辺上のどの位置であっても結線可
能としている。

機能ブロック領域内の配線は、マクロブロック上下辺の
端子は上方または下方のセル行間チャネルへ引き出し、
マクロブロック左右辺の端子は左方まだは右方のセル行
間チャネルへ引き出すことを基本とする。ただし、電源
端子への結線、および機能ブロック領域がコアブロック
の左右辺に接する場合の結線については、別扱いとする
。

マクロブロックへの電源供給は、まずコアブロックの上
下辺から機能ブロック領域の上下辺まで直線状に引き込
み、次に機能ブロック領域内でマクロブロックの電源端
子に結線することにより行なう。ただし、機能ブロック
領域がコアブロック左右辺に接する場合は、Ｉ／Ｏ周辺
チャネルへ直接引き出すこともありうる。

ＬＩＤ）　　配置までの処理手順 マクロブロックとスタンダードセルとの一括しイアウド
におりでは、最初にその両者の配置位置を決定する必要
がある。

以下にその処理手順を示す。なお、Ｉ１０ブロックの位
置については、予め決定されているものとする。

８ＴＢＰ１：　　チップ内の論理的なブロック構成を解
析し、その接続状況を考慮して、論理ブロックの相対的
位置を決定する。

５ＴＥＰ２：　　論理ブロックのうちマクロブロックを
その要素としているものに対し、機能ブロック領域の幅
を仮決定する。仮決定にａしては、マクロブロックの端
子数一端子位置およびマクロブロックの高さをもとに統
計データよシ算出。

５ＴＢＰ３：　　論理ブロックのうちスタンダードセル
をその要素としているものに対し、セル列数を決定する
。その際、隣シ合う論理ブロック同士のセル列の整合を
とり、またマクロブロックの高さを考慮したセル列数と
する。

５ＴＥＰ４：　　機能ブロック領域までの電源供給の概
略径路を決定する。

５ＴＢＰ５：　　論理ブロックのうちスタンダードセル
をその要素としているものすなわちランダムロジック部
分のセル配置を行なう。

その際、電源径路のじゃまにならぬよ うセルを配置する。

上記の５ＴＥＰ　１については、論理ブロックのおおよ
その大きさを予測して相対的な位置決定を行なう。論理
ブロックの大きさに極端なばらつきがある場合は、大き
な論理ブロックを適宜分割して同様の処理を行なう。た
だし、論理上の分割である。

５ＴＢＰ３については、無効領域の発生を極力抑えるよ
うにセル列数を選択決定する。また、この時点で機能ブ
ロック領域の高さくセル列単位）も決定される。

さらに、５ＴＥＰ４の電源径路については、第３図のよ
うにコアブロックの上下辺から機能ブロック領域へ直線
状に径路をわシあてる。ただし、機能ブロック領域がコ
アブロックの左辺ま九は右辺に接する場合は、第４図の
ように左右方向へ引き出すこともあシうる。

面　配線の処理手順 マクロブロック、スタンダードセルの配置が決定したの
ち、コアブロック内の配線を行なう。配線処理は、概略
配線部分と詳細配線部分とに分かれておシ、各々が機能
ブロック領域の内外に分けて処理される。以下にその処
理手順を示す。

５ＴＥＰＩ：　　機能ブロック領域内の概略配線■　機
能ブロック領域内での電源配線の概略径路の決定 ■　マクロブロック左右辺端子からの配り引き出しチャ
ネルの決定。機能ブロック領域の左右隣接チャネルへ引
き出すことを基本とする。

■　チャネルＣ３，Ｃ４での必要トラック数を見積もる
。

この算出には、セル列間チャネルのトラック数の統計的
データによる見ｉｂ値、マクロブロック左右辺の端子位
置、上記■の引き出しチャネル位置、電源線の概略径路
をもとにして、チャネルＣ３，Ｃ４での幹線の分布状況
を予測することにより行なう。

ただし、マクロブロックの配置ｙ座標は、機能ブロック
領域の中心にマクロブロックの中心がくるような位置で
近似する。

■　機能ブロック領域幅の修正およびその領域内でのマ
クロブロックの配置Ｘ座標の決定。

上記■で見積ったチャネルＣ３，Ｃ４の必要トラック数
をもとにして決定する。

■　機能ブロック領域外周上の仮想端子位置の決定。

機能ブロック領域左右辺の仮想端子については、■で決
定した引き出しチャネルに応じて設定し、機能ブロック
領域上下辺の仮想端子については、マクロブロックの上
下辺にある端子Ｘ座標（■の処理で決まっている）と同
じ位置に設定する。すなわち、後者については、マクロ
ブロックから直線的にセル列間チャネルに引き出され、
チャネルＣ１、Ｃ２での配線混雑を回避する。

ただし、電源配線用の仮想端子と重なる場合は、位置を
ずらす。第５図を参照。

５ＴＥＰ２：　　機能ブロック領域外の概略配線セル端
子、外部端子１機能ブロック領 域外周上の仮想端子との間を結線する概略径路を決定す
る。セル列上のフィードスルー位置のわシつけが主な処
理である。

セル列間チャネルの配線混雑度をできるだけ抑えながら
、最短径路に近いものを選択する。

８’ｒＢＰａ：　　セル列間チャネルの詳細配線この処
理により、機能ブロック領域の 高さおよび機能ブロック領域の左右辺仮想端子位置が確
定する。プた、マクロブロックへの電源配線は、機能ブ
ロック領域まで直線状に配線される。

５ＴＢＰ４：　　機能ブロック領域内の詳細配線■　マ
クロブロックの配置ｙ座標を決定する。

■　チャネルＣ１、Ｃ２の詳細配線を行なう。

■　チャネルＣ３，Ｃ４の詳細配線を行なう。

５ＴＥＰ５：　　Ｉ１０周辺チャネルの詳細配線５ＴＥ
Ｐ４の段階でコアブロックの外部端子の位置およびコア
ブロックの形状が確定するので、これをもとにコアブロ
ックの配置位置を決め、　Ｉ１０ブロックの端子とコア
ブロック外部端子とを結線する。

上記５ＴＥＰｘの■の処理については、機能ブロック領
域がコアブロック左右辺に接している場合、第６図のよ
うに機能ブロック領域の上下辺へ引き出すものもある。

また、５ＴＥＰＩの■の処理については、機能ブロック
領域上下辺に設定する電源端子の位置が機能し゛ロック
領域外での電源径路のＸ座標と同一になるように設定す
る。

〔発明の効果〕

本発明によれば、機能ブロック領域を導入して、その内
外に分けて概略配線を行なうため、ランダムロジック部
分全体を通した最適化が行なわれ、階層的レイアウト手
法で生じる無効領域が削減され、また、ランダムロジッ
ク部を分割した場合に生じる階層間をまたぐ冗長配線も
、一括しイアウド方式のため発生しなくなる。

さらに、機能ブロック領域内に４つのチャネルを設けて
配線することＫよシマクロブロックの端子存在位置に制
約を受けず処理でき、また、機能ブロック領域の配置位
置の制約なしにマクロブロックへの電源供給ができる。

このように、マクロブロックを含むスタンダードセル方
式ＬＳＩに対し、フロアプランの自由度の高い一括しイ
アウド手法を提出しかつ集積度の向上が達成できる。

【図面の簡単な説明】

第１図は、本発明のレイアウトモデルを示す図、第２図
は本発明の機能ブロック領域の内部構成を示す図、第３
図は本発明による電源配線を示す図、第４図は本発明に
よる電源配線の特殊例を示す図、第５図は本発明の機能
ブロック領域内の概略配線を説明するだめの図、第６図
は本発明の機能ブロック領域内の概略配線の特殊例を示
す図、第７図は本発明の処理手順を示すフロー図、第８
図は従来の階層的レイアウトによる処理手順を示すフロ
ー図、ｔａ９図は従来の階層的レイアウトにおけるチッ
プ構成例を示す図である。 １・・・Ｉ１０ブロック、２・・・ブロック間チャネル
、３・・・マクロブロック、４・・・レイアウトブロッ
ク、５・・・機能ブロック領域、６・・・機能ブロック
領域内におけるマクロブロックの周辺部配線領域、７・
・・セル列、８・・・セル列間チャネル、９・・・コア
ブロック、１０・・・Ｉ１０周辺チャネル、１１・・・
チャネルＣ１、１２・・・チャネルＣ２，１３・・・チ
ャネルＣ３，１４・・・チャネルＣ４，１５・・・電源
配線、１６・・・機能ブロック領域の外周上に設定する
仮想端子、１７・・・機能ブロック領域内の一般信号の
概略配線径路、１８・・・機能ブロック領域内の電源線
の概略配線径路、１９・・・マクロブロックの端子、２
０・・・機能ブロック領域内の概略配線の処理、２１・
・・無効領域。 第　　１　　図 第　　３　　図 第　　４　　図 第　　５　図 第　　６　図

Claims (4)

【特許請求の範囲】
1. （１）ＲＯＭ、ＲＡＭ、ＰＬＡ、手描きブロックなどの
   マクロブロックとスタンダードセルとで構成されるＬＳ
   Ｉチップに対し、Ｉ／Ｏ周辺以外の回路部分を１つの回
   路ブロックとして一括配置配線を行なうレイアウト方法
   において、該回路部分にマクロブロックの配置スペース
   とその周辺部配線領域を付加した機能ブロック領域と呼
   ぶ矩形領域をマクロブロックの個数分だけ設定し、それ
   以外のスタンダードセルによる回路部分は機能ブロック
   領域の外に複数のセル列に分けて配置するという構成の
   もとに、機能ブロック領域の配置位置を決定し、スタン
   ダードセルの配置位置を決定する段階と、 機能ブロック領域の内部での概略配線径路を決定して該
   領域の外周上に仮想端子を設定する段階と、 機能ブロック領域の外のスタンダードセルからなる回路
   部分において上記仮想端子を含めた概略配線径路を決定
   する段階と、 概略配線されたスタンダードセルからなる回路部分の詳
   細配線をする段階と、 概略配線された機能ブロック領域内の詳細配線をする段
   階と、 からなり、上記段階の順番に実行することを特徴とする
   スタンダードセル方式ＬＳＩのレイアウト方法。
2. （２）前記機能ブロック領域は、その高さはセル列単位
   、その幅は配線グリッド単位にとるという条件下で、チ
   ップコア部分の任意の位置に配置できることを特徴とす
   る特許請求の範囲第１項記載のスタンダードセル方式Ｌ
   ＳＩのレイアウト方法。
3. （３）上記機能ブロック領域に対し、該領域の下辺をチ
   ャネル下辺としマクロブロック下辺をチャネル上辺とし
   そのチャネル長がマクロブロックの下辺の長さと等しい
   水平チャネルＣ１と、 該領域の上辺をチャネル上辺としマクロブロック上辺を
   チャネル下辺としそのチャネル長がマクロブロックの上
   辺の長さと等しい水平チャネルＣ２と、 該領域の左辺をチャネル左辺としマクロブロック左辺と
   チャネルＣ１、Ｃ２の左辺をチャネル右辺とする垂直チ
   ャネルＣ３と、 該領域の右辺をチャネル右辺としマクロブロック右辺と
   チャネルＣ１、Ｃ２の右辺をチャネル左辺とする垂直チ
   ャネルＣ４と、 からなる４つの配線チャネルを設定し、マクロブロック
   端子が四辺上の任意位置に存在する場合に対応して結線
   できることを特徴とする特許請求の範囲第１項記載のス
   タンダードセル方式ＬＳＩのレイアウト方法。
4. （４）上記機能ブロック領域に設定した前記チャネルＣ
   ３とＣ４に対し、その必要トラック数を該領域内の概略
   配線の段階で予測することにより該領域におけるマクロ
   ブロックの相対配置ｘ座標を決定し、 これをもとに該領域の外周上下辺上の仮想端子のｘ座標
   を決定することにより該領域の詳細配線を実行する前に
   スタンダードセルからなる回路部分の詳細配線の実行を
   可能としている点を特徴とする特許請求の範囲第１項記
   載のスタンダードセル方式ＬＳＩのレイアウト方法。