JP2734180B2 - 集積回路の設計方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路設計装置に利用する。

本発明は、特に、回路を構成するマクロブロックのレ
イアウト設計方法を改善した集積回路の設計方法に関す
る。

〔概要〕

本発明は、マクロブロックのレイアウトを行う集積回
路設計方法において、 チップの詳細配線の前に仮レイアウトしたマクロブロ
ックの外部端子位置を変更することにより、 マクロブロック内部の空領域の削減ならびにチップ面
積の最小化を図ったものである。

〔従来の技術〕

第13図は従来の集積回路設計装置の一例の要部を示す
ブロック構成図である。

仮のマクロブロックのレイアウトを行う仮レイアウト
手段101と、外部端子位置の設定を行う外部端子位置設
定手段102と、マクロブロックのレイアウト設計を行う
マクロブロックレイアウト設計手段103と、チップの詳
細配線を行う配線手段105とを含んでいる。

次に、本従来例の動作について第14図に示す流れ図に
従って説明する。

（ステップS11）：仮レイアウト手段101により、仮のマ
クロブロック（マクロブロックの内部に対するレイアウ
ト設計はまだ行っておらず、回路の規模などから必要な
面積等を試算する）の外形ならびに仮想の外部端子を設
定し、チップ全体の配置処理および概略配線処理を行
い、チップ上での配置位置と配線の概略経路を求める。

（ステップS12）：外部端子位置設定手段102により、ス
テップS11で求めたマクロブロックの配置位置および概
略配線の結果に基づいて、チップ内の配線領域の混雑度
ならびにチップ面積が最小になるように、各マクロブロ
ックの外部端子の位置を求める。

（ステップS13）：マクロブロックレイアウト設計手段1
03により、ステップS12で決定したマクロブロックの外
部端子の設定位置を入力として、各マクロブロック内の
レイアウト設計を行う。本ステップにより、マクロブロ
ックの外形および外部端子の位置が決定する。

（ステップS14）：配線手段105により、レイアウト設計
の完了したマクロブロックを用いて、ステップS11で求
めたマクロブロックの配線位置および概略配線の結果に
基づき、チップ全体に対する詳細配線を行い、チップ全
体のレイアウト設計を完了する。

このようにして、先ず、チップ全体の最適化を目指
し、各マクロブロックの外部端子の位置を求める。設定
された外部端子の位置の情報は、マクロブロック内部を
レイアウト設計する際に、要請される制約条件となる。
次に、各マクロブロックのレイアウト設計を行い、チッ
プ全体の詳細配線を行う。

〔発明が解決しようとする課題〕

前述した従来の集積回路設計装置におけるマクロブロ
ックレイアウト設計では、仮のマクロブロックを用いて
決定した外部端子の位置を踏襲してチップ全体の詳細配
線を行う。そのため、マクロブロックの外部端子が位置
する辺（マクロブロックの上辺、下辺、左辺および右辺
のいずれか）により、チップ全体の最適化に悪影響が生
じる場合がある。

いま、一つのマクロブロック（Ｂ）において、外部端
子ｔに接続する内部回路の端子をｓとする。端子ｓに近
いマクロブロック（Ｂ）の辺をａとする。そして、外部
端子ｔが辺ａ上ではなく、他の辺ｂ上に位置を設定し、
マクロブロック（Ｂ）に対するレイアウト設計を行った
とする。このとき、辺ａおよび辺ｂに面する配線領域を
通過する配線の本数を、それぞれ、ｎ（ａ）およびｎ
（ｂ）とすると、一般に、 ｎ（ａ）＜ｎ（ｂ） の場合、外部端子ｔを辺ａ上に設定した方がチップ全体
の最適化の点で有効である。

また、マクロブロックの一つの辺に複数の外部端子が
集中した場合には、マクロブロックの内部に空領域（配
線に用いられない無駄な領域）が生じる問題がある。

すなわち、従来の集積回路設計方法を用いる装置にお
いては、マクロブロックのレイアウトをチップ全体の最
適化を図って行うことができない欠点がある。

本発明の目的は、前記の欠点を除去することにより、
マクロブロックのレイアウトをチップ全体の最適化を図
って行うことができる集積回路設計方法を提供すること
にある。

〔課題を解決するための手段〕

本発明は、仮の端子位置を設定したマクロブロックの
仮レイアウトを行う工程と、各マクロブロック内のレイ
アウト設計を行う工程と、その後端子が密集した辺を持
つマクロブロックに対して密集した端子を他の辺へ移し
替える端子位置変更を行う工程と、この端子位置変更さ
れた後の任意の端子を用いてチップ全体の詳細配線を行
う工程とを含むことを特徴とする。

なお、前記端子位置変更を行う工程は、前記端子位置
を変更するとともに当該マクロブロックの外形を変更す
る工程を含むことができる。

〔作用〕

仮の端子位置を設定してマクロブロックの仮レイアウ
トを行う。そして、各マクロブロックについて、その内
部の配線等のレイアウト設計を行う。しかる後、外部端
子が密集した辺をもつマクロブロックに対して、その密
集した外部端子を通過する配線数が少ない他の辺に移し
替えるとともに、当該マクロブロックの外形を新たに定
義して変更する。その後、変更された外部端子を用いて
チップ全体の詳細配線を行う。

これにより、ブロック間で必要とした配線領域を削減
し、またマクロブロック内の空領域をなくすことがで
き、チップの最小化を図ることが可能となる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の要部を示すブロック構成
図である。

本実施例は、内部レイアウトが未了の仮のマクロブロ
ックを配置し、仮想の外部端子を設定し、チップ全体の
配置処理および概略配線処理を行う仮レイアウト手段10
1と、仮レイアウトされた結果に基づいて各マクロブロ
ックの外部端子の位置を決定する外部端子位置設定手段
102と、この決定された外部端子の位置に基づいて各マ
クロブロック内のレイアウト設計を行うマクロブロック
レイアウト設計手段103と、チップ全体の詳細配線を行
う配線手段105とを備えた集積回路設計装置で実施す
る。

ここで、本実施例では、仮の外部端子位置が設定され
たマクロブロックを仮レイアウトし、そのマクロブロッ
ク内のレイアウト設計を行った後、密集した外部端子が
密集した辺をもつマクロブロックについて、その密集し
た外部端子の位置を他の辺に移し替え、当該マクロブロ
ックの外形を定義して変更するマクロブロック変更手段
104を備えている。

次に、本実施例の動作について第２図に示す流れ図に
従って説明する。

（ステップS1）：仮レイアウト手段101により、仮のマ
クロブロックの外形ならびに仮想の外部端子を設定し、
チップ全体の配置処理および概略配線処理を行い、チッ
プ上での配置位置と配線の概略経路を求める。

（ステップS2）：外部端子位置設定手段102により、ス
テップS1で求めたマクロブロックの配置位置および概略
配線の結果に基づいて、チップ内の配線領域の混雑度な
らびにチップ面積が最小になるように、各マクロブロッ
クの外部端子の位置を求める。

（ステップS3）：マクロブロックレイアウト設計手段10
3により、ステップS2で決定したマクロブロックの外部
端子の設定位置を入力として、各マクロブロック内のレ
イアウト設計を行う。

（ステップS4）：マクロブロック変更手段104により、
チップ上での配線領域の混雑度ならびにチップ面積の最
小化を考慮して、マクロブロックの外形の変更、および
それによる外部端子の位置の変更を行う。本ステップに
より、最終的なマクロブロックの外形および外部端子の
位置が決定する。

（ステップS5）：配線手段105により、レイアウト設計
の完了したマクロブロックを用いて、ステップS1で求め
たマクロブロックの配線位置および概略配線の結果に基
づき、チップ全体に対する詳細配線を行い、チップ全体
のレイアウト設計を完了する。

次に、具体的な設計例について説明する。

始めに、設計例（１）として、マクロブロック（B1）
2a、（B2）2bおよび（B3）2cより構成されるチップ１の
レイアウト設計について、第３図、第４図（ａ）および
（ｂ）、第５図、第６図および第７図を参照して説明す
る。

ステップS1で求まった配置の結果を第３図に示す。ス
テップS2において、各マクロブロック（B1）2a、（B2）
2bおよび（B3）2cの外部端子（t1〜t7）、（t8〜t1
1）、ならびに（t12〜t16）の位置を設定し、ステップS
3で各マクロブロックに対するレイアウト設計が終了し
たものとする。マクロブロック（B1）2aおよび（B3）2c
のイレアウト結果をそれぞれ第４図（ａ）および（ｂ）
に示す。なお、第４図（ａ）および（ｂ）において３は
内部回路である。

従来のレイアウト方法に従えば、第14図のステップS1
4で第５図に示すチップのレイアウト結果が得られる。
マクロブロック（B2）2bの左辺に面している配線領域の
幅が６単位長、および右辺に面している配線領域の幅が
５単位長である。

一方、本実施例では、ステップS4において、マクロブ
ロック（B1）2aおよび（B3）2cの外形および外部端子の
位置をそれぞれ第６図（ａ）および（ｂ）のように変更
する。すなわち、マクロブロック（B1）2aについては、
外部端子t1〜t5を通過配線のない下辺に移すとともに縦
方向の長さを短くする。同様に、マクロブロック（B3）
2cについては外部端子t12〜t15を通過配線のない下辺に
移し、縦方向の長さを短くする。次に、ステップS5で、
チップ全体の詳細配線を行い、第７図のようなレイアウ
ト結果となる。マクロブロック（B2）2bの左辺および右
辺に面している配線領域の幅はともに２単位長である。
従って、従来の方法に比べ、チップの幅が大幅に狭くな
っている。

次に、設計例（２）について第８図、第９図、第10
図、第11図および第12図を参照して説明する。いまステ
ップS1において、マクロブロック（B4）2dと（B5）2eと
の配置が第８図に示すように求まったとする。ステップ
S2およびS3により、マクロブロック（B4）2dおよび（B
5）2eのレイアウト結果が得られる。第９図にマクロブ
ロック（B4）2dのレイアウト結果を示す。第９図におい
て、斜線が施してある領域はマクロブロック（B4）2d内
の空領域４である。

従来の方法の第14図のステップS14での詳細配線の結
果において、マクロブロック（B4）2dと、（B5）2eとに
係わる配線のみを第10図に示す。

本実施例の第２図のステップS4において、マクロブロ
ック（B4）2dに対して、第11図に示すように外形および
外部端子置を変更する。すなわち、第９図において、下
辺に配置された外部端子t1〜t6を左辺に移すとともに横
方法の長さを縮め空領域４をなくす。ステップS5で、マ
クロブロック（B4）2dおよび（B5）2eに関する配線は第
12図に示すようになる。第９図における空領域４はマク
ロブロック内に存在しなくなり、チップ上の配線領域と
なっている。従って、チップ面積の最小化に有効であ
る。

〔発明の効果〕

以上説明したように、本発明、仮レイアウトしたマク
ロブロックについて、その外部端子位置をその密集度に
応じて変更して、チップ全体の詳細配線を行うことによ
り、マクロブロック内部の空領域の削減、ならびにチッ
プの面積の最小化を図ることができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の要部を示すブロック構成
図。 第２図はその動作を示す流れ図。 第３図は設計例（１）のマクロブロックの配置図。 第４図（ａ）および（ｂ）は設計例（１）のマイクロブ
ロックのレイアウト図。 第５図は設計例（１）のチップのレイアウト図。 第６図（ａ）および（ｂ）は設計例（１）のマクロブロ
ックの外形および外部端子位置を変更した後のレイアウ
ト図。 第７図は設計例（１）のマクロブロックの外形および外
部端子位置を変更した後のチップのレイアウト図。 第８図は設計例（２）のマクロブロックの配置図。 第９図は設計例（２）のマクロブロックのレイアウト
図。 第10図は設計例（２）のチップのレイアウト図。 第11図は設計例（２）のマクロブロックの外形および外
部端子位置を変更した後のレイアウト図。 第12図は設計例（２）のマクロブロックの外形および外
部端子位置を変更した後のチップのレイアウト図。 第13図は従来例の要部を示すブロック構成図。 第14図はその動作を示す流れ図。 １…チップ、2a〜2e…マクロブロック（B1〜B5）、３…
内部回路、４…空領域、101…仮レイアウト手段、102…
外部端子位置設計手段、103…マクロブロックレイアウ
ト設計手段、104…マクロブロック変更手段、105…配線
手段、S1〜S5、S11〜S14…ステップ、t1〜t16…外部端
子。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】仮の端子位置を設定したマクロブロックの
   仮レイアウトを行う工程と、各マクロブロック内のレイ
   アウト設計を行う工程と、その後端子が密集した辺を持
   つマクロブロックに対して外形を大きくしないように密
   集した端子の少なくとも一部の端子を端子の密集してい
   ない他の辺へ移し替える端子位置変更を行う工程と、前
   記位置変更後の端子を用いてチップ全体の詳細配線を行
   う工程とを含むことを特徴とする集積回路の設計方法。
2. 【請求項２】前記端子位置変更を行う工程は、前記端子
   位置を変更するとともに当該マクロブロックの外形を小
   さくするように変更する工程を含む請求項１記載の集積
   回路の設計方法。