JPH0460873A

JPH0460873A - 集積回路の設計方法

Info

Publication number: JPH0460873A
Application number: JP2171830A
Authority: JP
Inventors: Takashi Fujii; 隆志藤井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-06-29
Filing date: 1990-06-29
Publication date: 1992-02-26
Anticipated expiration: 2013-03-30
Also published as: JP2734180B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は集積回路設計装置に利用する。

本発明は、特に、回路を構成するマクロブロックのレイ
アウト設計方法を改善した集積回路設計装置に関する。

〔概要〕

本発明は、マクロブロックのレイアウトを行う手段を備
えた集積回路設計装置において、マクロブロックの外形
を新たに定義することによって、外部端子の位置を変更
し配線できるようにすることにより、マクロブロック内部の空領域の削減ならびにチップ面積
の最小化を図ったものである。

〔従来の技術〕

第１３図は従来の集積回路設計装置の一例の要部を示す
ブロック構成図である。

仮のマクロブロックのレイアウトを行う仮レイアウト手
段１０１と、外部端子位置の設定を行う外部端子位置設
定手段１０２　と、マクロブロックのレイアウト設計を
行うマクロブロックレイアウト設計手段１０３と、チッ
プの詳細配線を行う配線手段１０５とを含んでいる。

次に、本従来例の動作について第１４図に示す流れ図に
従って説明する。

（ステップ５ｌｌ）　　：仮レイアウト手段１０１　に
より、仮のマクロブロック　（マクロブロックの内部に
対するレイアウト設計はまだ行っておらず、回路の規模
などから必要な面積等を試算する）の外形ならびに仮想
の外部端子を設定し、チップ全体の配置処理および概略
配線処理を行い、チップ上での配置位置と配線の概略経
路を求める。

（ステップ５１２）　　：外部端子位置設定手段１０２
により、ステップＳ１１で求めたマクロブロックの配置
位置および概略配線の結果に基づいて、チップ内の配線
領域の混雑度ならびにチ・Ｉプ面積が最小になるように
、各マクロブロックの外部端子の位置を決める。

（ステップ３１３）　　：マクロブロックレイアウト設
計手段１０３により、ステップＳ１２で決定したマクロ
ブロックの外部端子の設定位置を人力として、各マクロ
ブロック内のレイアウト設計を行う。本ステップにより
、マクロブロックの外形および外部端子の位置が決定す
る。

（ステップ５１４）　　：配線手段１０５により、レイ
アウト設計の完了したマクロブロックを用いて、ステッ
プＳｌｌで求めたマクロブロックの配置位置および概略
配線の結果に基づき、チップ全体に対する詳細配線を行
い、チップ全体のレイアウト設計を完了する。

このようにして、先ず、チップ全体の最適化を目指し、
各マクロブロックの外部端子の位置を求める。設定され
た外部端子の位置の情報は、マクロブロック内部をレイ
アウト設計する際に、要請される制約条件となる。次に
、各マクロブロックのレイアウト設計を行い、チップ全
体の詳細配線を行う。

〔発明が解決しようとする課題〕

前述した従来の集積回路設計装置におけるマクロブロッ
クレイアウト設計では、仮のマクロブロックを用いて決
定した外部端子の位置を踏襲してチップ全体の詳細配線
を行う。そのため、マクロブロックの外部端子が位置す
る辺（マクロブロックの上辺、下辺、左辺および右辺の
いずれか）により、チップ全体の最適化に悪影皆が生じ
る場合がある。

いま、一つのマクロブロック（Ｂ）において、外部端子
ｔに接続する内部回路の端子をＳとする。

端子Ｓに近いマクロブロック（Ｂ）の辺をａとする。そ
して、外部端子ｔが辺ａ上ではなく、他の辺す上に位置
を設定し、マクロブロック（Ｂ）に対するレイアウト設
計を行ったとする。このとき、辺ａおよび辺すに面する
配線領域を通過する配線の本数を、それぞれ、ｎ　（ａ
）およびｎ　（ｂ）とすると、一般に、ｎ　（ａ）　＜ｎ　（ｂ）の場合、外部端子ｔを辺ａ上に設定した方がチ・ノブ全
体の最適化の点で有効である。

また、マクロブロックの一つの辺に複数の外部端子が集
中した場合には、マクロブロックの内部に空領域（配線
に用いられない無駄な領域）が生じる問題がある。

すなわち、従来の集積回路設計装置においては、マクロ
ブロックのレイアウトをチップ全体の最適化を図って行
うことができない欠点がある。

本発明の目的は、前記の欠点を除去することにより、マ
クロブロックのレイアウトをチ・ツブ全体の最適化を図
って行うことができる集積回路設計装置を提供すること
にある。

〔課題を解決するための手段〕本発明は、内部レイアウトが未了の仮のマクロブロック
を配置し、仮想の外部端子を設定し、チップ全体の配置
処理および概略配線処理を行う仮レイアウト手段と、こ
の仮レイアウトされた結果に基づいて各マクロブロック
の外部端子の位置を決定する外部端子位置設定手段と、
この決定された外部端子の位置に基づいて各マクロブロ
ック内のレイアウト設計を行うマクロブロックレイアウ
ト設計手段とを備えた集積回路設計装置において、前記
マクロブロックの外形を新たに定義することによって前
記決定された外部端子の位置を変更するマクロブロック
変更手段を備えたことを特徴とする。

また、本発明は、前記マクロブロック変更手段は、前記
外部端子の位置を、通過する配線数のより少ない配線領
域に面したマクロブロックの辺上に変更する手段を含む
ことができる。

〔作用〕

マクロブロック変更手段は、マクロブロックの外形を新
たに定義することにより、外部端子の位置を、通過する
配線数のより少ない配線領域に面したマクロブロックの
辺上に変更する。

これにより、ブロック間で必要とした配線領域を削減し
、またマクロブロック内の空領域をなくすことができ、
チップの最小化を図ることが可能となる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例の要部を示すブロック構成図
である。

本実施例は、内部レイアウトが未了の仮のマクロブロッ
クを配置し、仮想の外部端子を設定し、チップ全体の配
置処理および概略配線処理を行う仮レイアウト手段１０
１　と、仮レイアウトされた結果に基づいて各マクロブ
ロックの外部端子の位置を決定する外部端子位置設定手
段１０２と、この決定された外部端子の位置に基づいて
各マクロブロック内のレイアウト設計を行うマクロブロ
ックレイアウト設計手段１０３と、チップ全体の詳細配
線を行う配線手段１０５とを備えた集積回路設計装置に
おいて、本発明の特徴とするところの、前記マイクロブロックの外形を新たに定義することによ
って前記決定された外部端子の位置を変更するマクロブ
ロック変更手段１０４を備えている。

そして、マクロブロック変更手段１０４は、前記外部端
子の位置を、通過する配線数のより少ない配線領域に面
したマクロブロックの辺上に変更する手段を含んでいる
。

次に、本実施例の動作について第２図に示す流れ図に従
って説明する。

（ステップＳ１）：仮レイアウト手段１０１により、仮
のマクロブロックの外形ならびに仮想の外部端子を設定
し、チップ全体の配置処理および概略配線処理を行い、
チップ上での配置位置と配線の概略経路を求める。

（ステップＳ２）：外部端子位置設定手段１０２により
、ステップＳ１で求めたマクロブロックの配置位置およ
び概略配線の結果に基づいて、チップ内の配線領域の混
雑度ならびにチップ面積が最小になるように、各マクロ
ブロックの外部端子の位置を決める。

くステップＳ３）：マクロブロックレイアウト設計手段
１０３により、ステップＳ２で決定したマクロブロック
の外部端子の設定位置を人力として、各マクロブロック
内のレイアウト設計を行う。

（ステップＳ４）：マクロブロック変更手段１０４によ
り、チップ上での配線領域の混雑度ならびにチップ面積
の最小化を考慮して、マクロブロックの外形の変更、お
よびそれによる外部端子の位置の変更を行う。本ステッ
プにより、最終的なマクロブロックの外形および外部端
子の位置が決定する。

（ステップＳ５）：配線手段１０５により、レイアウト
設計の完了したマクロブロックを用いて、ステップＳ１
で求めたマクロブロックの配置位置および概略配線の結
果に基づき、チップ全体に対する詳細配線を行い、チッ
プ全体のレイアウト設計を完了する。

次に、具体的な設計例について説明する。

始めに、設計例（１）として、マクロブロック（Ｂ１）
２ａ、（Ｂ２＞２ｂおよび（Ｂ３）２ｃより構成される
チップ１のレイアウト設計について、第３図、第４図（
ａ）および（ｂ）、第５図、第６図および第７図を参照
して説明する。

ステップＳ１で求まった配置の結果を第３図に示す。ス
テップＳ２において、各マクロブロック（Ｂｌ）２ａ　
、（Ｂ２）２ｂおよび（Ｂ３）　２ｃの外部端子（ｔｌ
〜ｔ７）、（ｔ８〜ｔ１１）、ならびに（ｔ１２〜ｔ１
６）の位置を設定し、ステップＳ３で各マクロブロック
に対するレイアウト設計が終了したものとする。マクロ
ブロック（Ｂ１）２ａおよび（Ｂ３）２ｃのレイアウト
結果をそれぞれ第４図（ａ）および（ｂ）に示す。なお
、第４図（ａ）およびら）において３は内部回路である
。

従来のレイアウト方法に従えば、第１４図のステップＳ
１４で第５図に示すチップのレイアウト結果が得られる
。マクロブロック（Ｂ２）２ｂの左辺に面している配線
領域の幅が６単位長、および右辺ｊご面している配線領
域の幅が５単位長である。

一方、本実施例では、ステップＳ４にふいて、マクロブ
ロック（Ｂｌ）２ａおよび（Ｂ３）２ｃの外形および外
部端子の位置をそれぞれ第６図（ａ）および（ｂ）のよ
うに変更する。すなわち、マクロブロック（Ｂｌ）２ａ
については、外部端子ｔ１〜ｔ５を通過配線のない下辺
に移すとともに縦方向の長さを短くする。同様に、マク
ロブロック（Ｂ３）２ｃについては外部端子ｔ１２〜ｔ
１５を通過配線のない下辺に移し、縦方向の長さを短く
する。

次に、ステップＳ５で、チップ全体の詳細配線を行い、
第７図のようなレイアウト結果となる。マクロブロック
（Ｂ２＞２ｂの左辺および右辺に面している配線領域の
幅はともに２単位長である。

従って、従来の方法に比べ、チップの幅が大幅に狭くな
っている。

次に、設計例（２）について第８図、第９図、第１０図
、第１１図および第１２図を参照して説明する。いまス
テップＳ１において、マクロブロック（Ｂ４）２ｄと（
Ｂ５）２ｅとの配置が第８図に示すように求まったとす
る。ステップＳ２およびＢ３により、マクロブロック（
Ｂ４）２ｄおよび（Ｂ５）２ｅのレイアウト結果が得ら
れる。第９図にマクロブロック（Ｂ４）２ｄのレイアウ
ト結果を示す。

第９図において、斜線が施しである領域はマクロブロッ
ク（Ｂ４）２ｄ内の空領域４である。

従来の方法の第１４図のステップ３１４での詳細配線の
結果において、マクロブロック（Ｂ４）２６と、（Ｂ５
）２ｅとに係わる配線のみを第１０図に示す。

本実施例の第２図のステップＳ４において、マクロブロ
ック（Ｂ４）２ｄに対して、第１１図に示すように外形
および外部端装置を変更する。すなわち、第９図におい
て、下辺に配置された外部端子ｔ１〜ｔ６を左辺に移す
とともに横方向の長さを縮め空領域４をなくす。ステッ
プＳ５で、マクロブロック（Ｂ４）２ｄおよび（Ｂ５）
２ｅｌ、１ｍ関する配線は第１２図に示すようになる。

第９図における空領域４はマクロブロック内に存在しな
くなり、チップ上の配線領域となっている。従って、チ
ップ面積の最小化に有効である。

〔発明の効果〕

以上説明したように、本発明は、マクロブロックの外形
を新たに定義することによって外部端子の位置を変更し
、チップ全・体の詳細配線を行うことにより、マクロブ
ロック内部の空領域の削減、ならびにチップ面積の最小
化を図ることができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の要部を示すブロック構成図
。第２図はその動作を示す流れ図。第３図は設計例（１）のマクロブロックの配置図。第４図（ａ）および（ハ）は設計例（１）のマクロブロ
ックのレイアウト図。第５図は設計例（１）のチップのレイアウト図。第６図（ａ）および（ｂ）は設計例（１）のマクロブロ
ックの外形および外部端子位置を変更した後のレイアウ
ト図。第７図は設計例（１）のマクロブロックの外形および外
部端子位置を変更した後のチップのレイアウト図。第８図は設計例（２）のマクロブロックの配置図。第９図は設計例（２）のマクロブロックのレイアウト図
。第１０図は設計例（２）のチップのレイアウト図。第１１図は設計例（２）のマクロブロックの外形および
外部端子位置を変更した後のレイアウト図。第１２図は設計例（２）のマクロブロックの外形および
外部端子位置を変更した後のチップのレイアウト図。第１３図は従来例の要部を示すブロック構成図。第１４図はその動作を示す流れ図。１・・・チップ、２ａ〜２ｅ・・・マクロブロック　（
Ｂ１−Ｂ５）、３・・・内部回路、４・・・空領域、１
０１・仮レイアウト手段、１０２・・・外部端子位置設
定手段、１０３・・・マクロブロックレイアウト設計手
段、１０４・・・マクロブロック変更手段、１０５・・
・配線手段、８１〜Ｓ５、Ｓｌｌ−Ｓ１４・・・ステッ
プ、ｔ１〜ｔ１６・・・外部端子。

Claims

【特許請求の範囲】１、内部レイアウトが未了の仮のマクロブロックを配置
し、仮想の外部端子を設定し、チップ全体の配置処理お
よび概略配線処理を行う仮レイアウト手段と、この仮レイアウトされた結果に基づいて各マクロブロッ
クの外部端子の位置を決定する外部端子位置設定手段と
、この決定された外部端子の位置に基づいて各マクロブロ
ック内のレイアウト設計を行うマクロブロックレイアウ
ト設計手段とを備えた集積回路設計装置において、前記マクロブロックの外形を新たに定義することによっ
て前記決定された外部端子の位置を変更するマクロブロ
ック変更手段を備えたことを特徴とする集積回路設計装置。２、前記マクロブロック変更手段は、前記外部端子の位
置を、通過する配線数のより少ない配線領域に面したマ
クロブロックの辺上に変更する手段を含む請求項１記載
の集積回路設計装置。