JPH0529459A - 端子位置決定方法 - Google Patents

Abstract

(57)【要約】 【目的】配線領域をより有効に活用することのできる中
継用の接続端子位置の決定方法を提供することを目的と
する。 【構成】半導体基板内を複数のリージョンに分割して配
線処理を行う場合、配線領域を分割する配線領域辺４を
ハードマクロ２の入出力ピン７の列が平行となるように
設定し、ハードマクロ２の入出力ピン７から該配線領域
辺４に降ろした垂線との交点を接続端子９を設ける。 【効果】ハードマクロを含むリージョン内の未結線本数
の削減し、リージョンの有効利用ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、配線の中継点となる端
子位置の決定方法に関する。

【０００２】

【従来の技術】通常、半導体基板上には、複数の一般回
路ブロック１、ハードマクロ２が搭載されている。図５
にチャネルレスゲートアレイ方式、および、スタンダー
ドセル方式による半導体基板の簡略構成を示す。

【０００３】そして、半導体基板のこれらの搭載されな
い部分は、一般回路ブロック１、及びハードマクロ２間
の配線接続を行うための配線領域３として使用する。な
お、この配線領域を単にリージョンと呼んでいる。

【０００４】半導体基板周辺部は、半導体基板内部の回
路と半導体基板外部の回路のインターフェースを専門に
受け持つ入出力回路領域５として使用する。

【０００５】チャネルレスゲートアレイ方式とは、複数
個のトランジスタで構成される基本セルが半導体基板全
面に敷詰められているものである。

【０００６】スタンダードセル方式とは、基本セルの配
置領域や、配線領域を自由に設計することができるもの
である。

【０００７】一般回路ブロック１とは複数の基本セルに
より論理回路をまとめたものである。 ハードマクロ２
とは、ＲＡＭ、ＲＯＭ、ＡＬＵ等、規則的な回路構成を
予め生成してあり、設計者が自由に使用できるものであ
る。

【０００８】半導体基板上の配線経路を電子計算機で決
定する場合、近年では、回路規模が増大しているため、
電子計算機などの処理能力上の制限によってリ−ジョン
全体の配線経路をまとめて算出することができないこと
がある。このような場合には、従来、一時的に配線領域
辺４でリ−ジョンを分割し、各々の区画の間を仮りに接
続する接続端子を設けることにより行っていた。

【０００９】従来のこの接続端子の位置の決定法につい
て図６、図７を用いて説明する。

【００１０】一般回路ブロック１の入出力ピン６と、該
入出力ピン６と接続するハードマクロ２の入出力ピン７
とを直線で結び、該直線と配線領域辺４との交点８を算
出する。次に、図７に示すように、交点８を、座標の大
小により配線領域辺４上でほぼ当間隔に並べ替え、並べ
替えた順に各々のリージョン間の接続端子９として決定
していた。

【００１１】また、特開昭５７−１０６０５０号公報で
は、リージョンを予め指定した面積以下まで直線で分割
していき、直線を横切るパターン間隔をできるだけ均等
に分散させる方法が提案されている。

【００１２】さらに、特開昭６３−１９９４４３号公報
には、一般回路の辺上に接続端子を割り当てた後、着目
端子の存在辺と、着目端子のつながる配線の着目端子存
在辺と平行な成分の存在する範囲との重なりを算出し、
その範囲内で着目端子位置を決定する方法が、一般回路
内の端子位置決定方法として提案されている。

【００１３】

【発明が解決しようとする課題】しかし、上記従来方法
では配線領域辺４を境にハードマクロ２の入出力ピン７
と接続端子９間の配線が折れ曲がり配線混雑を起こして
しまう恐れがあり、この配線の折れ曲がりが原因で未結
線１０が発生する確率が高くなっていた。つまり、、配
線効率が悪くり、リージョン内を有効に利用することが
出来なかった。

【００１４】本発明は、リージョン内の配線混雑の解消
を図ることのできる端子位置決定方法の提供を目的とす
る。

【００１５】

【課題を解決するための手段】本発明は上記目的を達成
するためになされたもので、その一態様としては、入出
力ピン列を有する一の回路ブロックと他の回路ブロック
との間の配線における中継用の端子位置決定方法であっ
て、上記一の回路ブロックの入出力ピン列と平行な配線
領域辺を設定し、上記入出力ピンから該配線領域辺に降
ろした垂線と上記配線領域辺との交点を中継用端子の位
置とすることを特徴とする端子位置決定方法が提供され
る。

【００１６】

【作用】配線領域辺上の接続端子から一の回路ブロッ
ク、例えば、ハードマクロの入出力ピンまでの配線が一
直線で引かれる。そのため、ハードマクロ等のように規
則的に配置された多数のピンを含むリージョン内の配線
混雑の解消を図ることができる。

【００１７】

【実施例】本発明の一実施例を図面を用いて説明する。

【００１８】端子位置決定処理の内容を図１のフロ−チ
ャ−トを用いて説明する。また、その様子を図２、３に
具体的に示した。

【００１９】なお、この処理は半導体基板に搭載するす
べてのブロック（一般回路、ハードマクロ）の入出力ピ
ンの位置、搭載場所が既に決定されていることが前提と
なる。例えば、ハードマクロ２は規則的な回路構造を予
め生成したものであるため、ハードマクロ２の外周に
は、複数の入出力ピン７があらかじめ定義されている。

【００２０】ハードマクロ２の入出力ピン列７に平行な
配線領域辺４を検索する（ステップ１００）。このよう
な配線領域辺４が存在しない場合には、ステップ１４０
に進み、従来通りの方法により接続端子の位置を決定す
る。一方、存在する場合には、ステップ１２０に進む。
なお、配線領域辺４の設定、ハードマクロ２の搭載位
置、角度は、設計者が経験等に基づいて設定するもので
あるため、実際には、ステップ１１０から直接ステップ
１４０に進むような事態はないと考え等られる。

【００２１】ステップ１２０においては、ハードマクロ
２の入出力ピン７の列から配線領域辺に対し垂線をおろ
し、その交点位置を、接続端子９の位置とする。そし
て、すべての入出力ピン７について、対応する接続端子
９の位置決定が完了しているか否かを判定する（ステッ
プ１３０）。完了していれば、ステップ１４０に進む。
一方、完了していなければ、再びステップ１２０に戻り
同様の処理を繰り返す。

【００２２】この状態を、具体的に示したのが図２、図
３である。

【００２３】図２のように配線領域辺４が縦(Ｙ)方向の
時は、入出力ピン７の座標(X2,Y1)と、接続端子９の座
標(X1,Y1)の縦(Ｙ)方向の座標値Y1は同じ値となる。こ
れは、他の接続端子９についても同様である。

【００２４】また、図３のように配線領域辺４が横(Ｘ)
方向の時は入出力ピン７の座標(X1,Y1)と、接続端子９
の座標(X1,Y2)の横(Ｘ)方向の座標値X1は同じ値とな
る。これは、他の接続端子９についても同様である。

【００２５】ハ−ドマクロ２のピン７全てについて対応
する接続端子９を決定した後は、ハードマクロ２に接続
しない他の配線の接続端子を上述従来方法により決定す
る（ステップ１４０）。この場合、ハードマクロ２の入
出力ピン７と接続する接続端子９とは重ならないように
することはいうまでもない。すべてのピンについて処理
が完了したことを確認すると（ステップ１５０）、各リ
−ジョンについて、各々配線経路を決定する（ステップ
１６０）。

【００２６】ハ−ドマクロ２を含むリ−ジョンにおいて
は、上述したとおり、ピン７に合わせて接続端子９の位
置を決定しているため、図４に示すように、接続端子９
と入出力ピン７の間の配線は一直線となる。

【００２７】従って、ハードマクロ２を含むリージョン
では配線混雑の要因である折れ曲がり配線が無くなり、
配線効率が良くなるため未結線が発生する確率が少なく
なる。 このあと、各リ−ジョンの配線の込み具合を考
慮して、設計者は、配線領域辺４を移動する（ステップ
１７０）。この場合ハ−ドマクロ２に対応する配線領域
辺４とハ−ドマクロ２との間に形成されるリ−ジョンに
おける配線は、上述したとおり、入出力ピン７と接続端
子９とを直線で結ぶのみである。従って、該リ−ジョン
においては、配線領域辺４を、ハ−ドマクロ２に近付け
るように移動するのが好ましくなることが多い。移動後
の配線領域辺４を、図４においては、配線領域辺４’で
示した。

【００２８】以上説明したように上記実施例において
は、ハードマクロ２を含むリージョンでは、配線領域辺
４上の接続端子９とハードマクロ２の入出力ピン７との
間の配線が一本の直線となるため、従来の折れ曲がり配
線に比べ余分な配線がなくなる。これにより、ハ−ドマ
クロ２側のリージョンの面積を少なくすることができ
る。従って、一般回路のリージョンを広くすることがで
き、リージョン全体をより有効利用することができる。

【００２９】なお、上記実施例においては、ハ−ドマク
ロについての適用例のみを説明したが、これに限定され
るものではなく、他の様々な回路ブロック等にも適用可
能である。

【００３０】

【発明の効果】本発明によれば、リージョンの有効利用
ができる。これにより、リージョン内の未結線本数を削
減することができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す接続端子位置決定処理
を示すフローチャートである。

【図２】本実施例による接続端子位置決定を示す説明図
である。

【図３】本実施例による接続端子位置決定を示す説明図
である。

【図４】配線領域辺の移動を示す説明図である。

【図５】チャネルレスゲートアレイ方式、スタンダード
セル方式による半導体基板の簡略構成図である。

【図６】従来方法による接続端子位置決定の経過を示す
説明図である。

【図７】従来方法による接続端子位置決定の経過を示す
説明図である。

【符号の説明】

１…一般回路ブロック、２…ハードマクロ、３…ブロッ
ク間配線領域、４…配線領域辺、５…入出力回路領域、
６…一般回路入出力ピン、７…ハードマクロ入出力ピ
ン、８…配線接続２点間の直線と配線領域辺の交点、９
…リージョン間の接続端子、１０…未結線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 政浩 神奈川県秦野市堀山下１番地 株式会社日 立コンピユータエレクトロニクス内 (72)発明者 笹川 宗宏 神奈川県秦野市堀山下１番地 株式会社日 立コンピユータエレクトロニクス内

Claims (1)

1. 【特許請求の範囲】 【請求項１】入出力ピン列を有する一の回路ブロックと
   他の回路ブロックとの間の配線における中継用の端子位
   置決定方法であって、 上記一の回路ブロックの入出力ピン列と平行な配線領域
   辺を設定し、上記入出力ピンから該配線領域辺に降ろし
   た垂線と上記配線領域辺との交点を中継用端子の位置と
   することを特徴とする端子位置決定方法。