JPS62140430A - 半導体集積回路の配線方法 - Google Patents
半導体集積回路の配線方法Info
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- JPS62140430A JPS62140430A JP28103385A JP28103385A JPS62140430A JP S62140430 A JPS62140430 A JP S62140430A JP 28103385 A JP28103385 A JP 28103385A JP 28103385 A JP28103385 A JP 28103385A JP S62140430 A JPS62140430 A JP S62140430A
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- 238000000034 method Methods 0.000 title claims description 28
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 239000000758 substrate Substances 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 4
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 1
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- 238000011161 development Methods 0.000 description 1
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- 230000004048 modification Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ポリセル方式半導体集積回路全自動配線する
際の，セルゑ回路基板上に自動的に位置決めするための
部品配置方法，並びにセルの端子間の結線径路を自動的
に決める部品配線手法に関わるものである。
際の，セルゑ回路基板上に自動的に位置決めするための
部品配置方法，並びにセルの端子間の結線径路を自動的
に決める部品配線手法に関わるものである。
ポリセル方式の半導体集積回路装置は，論理機能の単位
となる回路を短形の領域に構成実現したもの（これをセ
ルと呼ぶ）を複数種類準備しておき，そのセルを多数個
列状に配置して、一般的には複数のセル行ｋ ＋’４成
し，その間を配線することにより所望の回路動作を得よ
うとするもので、新たな機能の回路の要望に対し、比較
的簡単に対拠出来る特徴を有しているユマスタースライ
ス方式のゲートアレイ型集積回路装置や、スタンダード
セル方式の半導体集積回路装置面が、ポリセル方式の半
導体集積回路装置の代表的な実現例である。
となる回路を短形の領域に構成実現したもの（これをセ
ルと呼ぶ）を複数種類準備しておき，そのセルを多数個
列状に配置して、一般的には複数のセル行ｋ ＋’４成
し，その間を配線することにより所望の回路動作を得よ
うとするもので、新たな機能の回路の要望に対し、比較
的簡単に対拠出来る特徴を有しているユマスタースライ
ス方式のゲートアレイ型集積回路装置や、スタンダード
セル方式の半導体集積回路装置面が、ポリセル方式の半
導体集積回路装置の代表的な実現例である。
ポリセル方式では、予め複数種類準備されるセルは、全
ての機能回路に共通であるため、この方式全採用すると
。開発期間の短縮、製造コストの低減がＩ図れ、多品種
少量生産全可能とする。
ての機能回路に共通であるため、この方式全採用すると
。開発期間の短縮、製造コストの低減がＩ図れ、多品種
少量生産全可能とする。
ポリセル方式による大規模集積回路装置の一般的な例を
第６図に示す。すなわち、この半導体集積回路装置は、
半導体チップ上がセル金並べたセル行で構成される素子
領域１．配線領域２．入出力端子並びに入出力回路領域
３に分けられている。
第６図に示す。すなわち、この半導体集積回路装置は、
半導体チップ上がセル金並べたセル行で構成される素子
領域１．配線領域２．入出力端子並びに入出力回路領域
３に分けられている。
また、配線は通常２層金属配線で行なわれ、横方向（水
平方向）と縦方向（垂直方向）の配線に各々別の層が割
りあてられる。さらに、素子領域は、セル１［方向に並
べたセル行全単位として、それを何行か複数個縦方向に
配置して構成されている。
平方向）と縦方向（垂直方向）の配線に各々別の層が割
りあてられる。さらに、素子領域は、セル１［方向に並
べたセル行全単位として、それを何行か複数個縦方向に
配置して構成されている。
また、隣り合うセル行間に存在゛する配線領域、或いは
入出力回路領域とセル行間に存在する配線領域は、スタ
ンダードセル方式では、予め定められているわけではな
く、配線の設計終了後に配線に必要なだけの最小限の領
域が確保される。一方。
入出力回路領域とセル行間に存在する配線領域は、スタ
ンダードセル方式では、予め定められているわけではな
く、配線の設計終了後に配線に必要なだけの最小限の領
域が確保される。一方。
マスタースライス方式では、配線領域の面積、形状がマ
スターチップ毎に固定されている。
スターチップ毎に固定されている。
このようなポリセル方式の半導体集積回路全自動配線す
るときには、配線領域の面積全最小にすることが目標と
なる。自動配線の手法としては。
るときには、配線領域の面積全最小にすることが目標と
なる。自動配線の手法としては。
大域的径路決定と各配線領域内の詳細径路決定をこの順
序で処理する方法が一般的である。すなわち、大域的径
路決定では、主としてセル行を横切る通過配線の位置を
決めて、配線径路の決定を各配線領域毎の問題に帰着さ
せる。一方、各配線領域毎の詳細径路決定では、大域的
径路決定の結果に従って、チャネル配線方法などで詳細
な配線径路全決定する。このような処理において、集積
回路の大規模化で問題となるのは、幾つかのセル行を横
切る通過配線であり、大規模化に伴って通過配線の本数
は増大する。ｔた、通過配線は、チップの中央付近のセ
ル行に集中する傾向がある。通過配線は、セル領域内で
、縦方向（垂直方向）の配線に使用する層の金属配線パ
ターンが無い箇所を使用して実現される。或いは、通過
配線専用のセルを使用して実現される。従って２通過配
線が可能な箇所は各セルによってまちまちであり、複数
のセル打金横切る通過配線全実現する際には、大域的径
路決定で通過配線が可能な箇所をセル行毎に探索するた
め通過配線は真直にはひけず、階段状の配線となる場合
が多い、ま念、大域的径路決定で通過配線専用のセルを
発生して使用する場合でも、一般的にはそのセル内の配
線が真直に予め配線されている場合が多いので、上記の
ような階段状の配線が生じる場合はやはり多く、これに
よって配線領域の面積が増大し、チップの集積度の低下
を招く不都合があった。
序で処理する方法が一般的である。すなわち、大域的径
路決定では、主としてセル行を横切る通過配線の位置を
決めて、配線径路の決定を各配線領域毎の問題に帰着さ
せる。一方、各配線領域毎の詳細径路決定では、大域的
径路決定の結果に従って、チャネル配線方法などで詳細
な配線径路全決定する。このような処理において、集積
回路の大規模化で問題となるのは、幾つかのセル行を横
切る通過配線であり、大規模化に伴って通過配線の本数
は増大する。ｔた、通過配線は、チップの中央付近のセ
ル行に集中する傾向がある。通過配線は、セル領域内で
、縦方向（垂直方向）の配線に使用する層の金属配線パ
ターンが無い箇所を使用して実現される。或いは、通過
配線専用のセルを使用して実現される。従って２通過配
線が可能な箇所は各セルによってまちまちであり、複数
のセル打金横切る通過配線全実現する際には、大域的径
路決定で通過配線が可能な箇所をセル行毎に探索するた
め通過配線は真直にはひけず、階段状の配線となる場合
が多い、ま念、大域的径路決定で通過配線専用のセルを
発生して使用する場合でも、一般的にはそのセル内の配
線が真直に予め配線されている場合が多いので、上記の
ような階段状の配線が生じる場合はやはり多く、これに
よって配線領域の面積が増大し、チップの集積度の低下
を招く不都合があった。
本発明は、上記事情を考慮してなされたもので。
ポリセル方式による大規模半導体集積回路装置の部品配
線手法全提供すること全目的としている。
線手法全提供すること全目的としている。
本発明の骨子は、セルの自動配置の段階で、セル行の１
箇所または複数箇所に、最下セル行から最上セル行まで
通して、各セル行に通過配線専用のセルを複数個発生挿
入して、通過配線用の帯状の領域を設定し、次に自動配
線の段階では、通過配線を必要としないで１つの配組領
移内で径路の定められるネットについては、その配線領
域内で詳細な配線径路を決定する。一方、通過配線の必
要なネットについては、前記通過配線用の帯状の領域を
配線領域と見なして、その領域内で詳細な配線径路を決
定することである。
箇所または複数箇所に、最下セル行から最上セル行まで
通して、各セル行に通過配線専用のセルを複数個発生挿
入して、通過配線用の帯状の領域を設定し、次に自動配
線の段階では、通過配線を必要としないで１つの配組領
移内で径路の定められるネットについては、その配線領
域内で詳細な配線径路を決定する。一方、通過配線の必
要なネットについては、前記通過配線用の帯状の領域を
配線領域と見なして、その領域内で詳細な配線径路を決
定することである。
本発明によれば、従来のポリセル方式半導体集積回路装
置の配線手法に比べて下記の効果が得られる。
置の配線手法に比べて下記の効果が得られる。
すなわち、通過配線位置を大域的径路決定で位置決めす
るのではなく、通過配線専用のセル金並べた領域を使用
して、詳細配線径路を決定するために１階段状の配線が
減少し、効率的な通過配線が可能となる。つまり、従来
手法では、通過配線によって生じる階段状の配線のため
に、配線領域内に冗長な横方向（水平方向）の配線が生
じ、配線領域に必要なトラック数が増加して、チップ面
積の増大全招く。一方５本手法では、通過配線によって
、生じる階段状の配線の発生が極力抑制されるために、
配線領域内のトラック数が従来手法に比べて減少でき、
その決果チップ面積の縮小、集積度の増大がはかれる。
るのではなく、通過配線専用のセル金並べた領域を使用
して、詳細配線径路を決定するために１階段状の配線が
減少し、効率的な通過配線が可能となる。つまり、従来
手法では、通過配線によって生じる階段状の配線のため
に、配線領域内に冗長な横方向（水平方向）の配線が生
じ、配線領域に必要なトラック数が増加して、チップ面
積の増大全招く。一方５本手法では、通過配線によって
、生じる階段状の配線の発生が極力抑制されるために、
配線領域内のトラック数が従来手法に比べて減少でき、
その決果チップ面積の縮小、集積度の増大がはかれる。
第１図に、本発明の配線手法全適用したスタンダードセ
ル方式半導体集積回路装置の配線例を示す。
ル方式半導体集積回路装置の配線例を示す。
本発明の配線手法は、第２図に示す様に、以下の４段階
で構成され、この順序で処理される。
で構成され、この順序で処理される。
［１）通過配線専用のセルを、各セル行に発生、挿入し
て通過配線用の縦方向の配線領域を作成、確保する。
て通過配線用の縦方向の配線領域を作成、確保する。
［＋１）隣接するセル行間にはさまれ念横方向（水平方
向）の配線領域内で、主として通過配線を必要としない
ネットの、即ち１通過配線を除いて詳細配線径路を決定
する。
向）の配線領域内で、主として通過配線を必要としない
ネットの、即ち１通過配線を除いて詳細配線径路を決定
する。
（１） ［＋１で作成した、縦方向（垂直方向）の配線
領域内で、通過配線を必要とするネットの、通過配線部
分の詳細配線径路全決定する。
領域内で、通過配線を必要とするネットの、通過配線部
分の詳細配線径路全決定する。
（ｆｆ）縦方向（垂直方向）の配線領域を構成する通過
配線専用のセルで、使用しなかったもの全削除する。
配線専用のセルで、使用しなかったもの全削除する。
以下に、それぞれの機能を詳述する。
まず、（■）では各セル行に通過配線用のセルを例えば
複数個ずつまとめて発生、挿入してブロックに縦方向の
配線領域を形成する５ この領域は％第４図に示すように、ブロック内に複数箇
所であっても良い、また、第５図に示すように、セル行
によって挿入する通過配線用のセルの個数を変化させて
、複雑な直角多角形の縦゛方向の配線領域を形成するこ
とも可能である。次Ｋ （ｘ）では、各チャネル内の詳
細な配線径路を決定する。
複数個ずつまとめて発生、挿入してブロックに縦方向の
配線領域を形成する５ この領域は％第４図に示すように、ブロック内に複数箇
所であっても良い、また、第５図に示すように、セル行
によって挿入する通過配線用のセルの個数を変化させて
、複雑な直角多角形の縦゛方向の配線領域を形成するこ
とも可能である。次Ｋ （ｘ）では、各チャネル内の詳
細な配線径路を決定する。
ここでは５通過配線を必要とするネットについては、第
３図に示すように、（１）で形成した配線領域の境界辺
まで、配線をひき出しておくにとどめ。
３図に示すように、（１）で形成した配線領域の境界辺
まで、配線をひき出しておくにとどめ。
通過配線の詳細な径路はここでは決定しない。
次に、（Ｉ）では、Ｒ１方向の配線領域を利用して、通
過配線の詳細な径路を決定する５例えば、チャネル配線
法等を使って縦方向のチャネル内を配線する。最後にｔ
ｆｆ）では、全ての詳細配線が終了したあとで、縦方向
の配線領域の圧縮を行なう、すなわち、（Ｉ）で挿入し
た通過配線用のセルで、使用しなかったものを削除する
ことによって、ブロック幅の減少を図る。
過配線の詳細な径路を決定する５例えば、チャネル配線
法等を使って縦方向のチャネル内を配線する。最後にｔ
ｆｆ）では、全ての詳細配線が終了したあとで、縦方向
の配線領域の圧縮を行なう、すなわち、（Ｉ）で挿入し
た通過配線用のセルで、使用しなかったものを削除する
ことによって、ブロック幅の減少を図る。
この実施例に示すように、いわゆる階層的な配Ｍｅ行な
うのではなく、配線領域として縦方向の領域を設定する
ことによって、効果的な通過配線の径路の決定が可能と
なり、配線領域の局所的な配線の混雑が回避される。よ
って、配線領域の面積の削減が可能であり、チップの集
積度の上昇が可能となる。
うのではなく、配線領域として縦方向の領域を設定する
ことによって、効果的な通過配線の径路の決定が可能と
なり、配線領域の局所的な配線の混雑が回避される。よ
って、配線領域の面積の削減が可能であり、チップの集
積度の上昇が可能となる。
尚、本発明は上記した実施例に限られるものではない。
例えば、マスタースライス方式では、予めマスターウェ
ハ一段階で（１） を実行し１ ｆｉｌ）（Ｉ）に従い
配線径路を定めれば良い。
ハ一段階で（１） を実行し１ ｆｉｌ）（Ｉ）に従い
配線径路を定めれば良い。
その他、趣旨を逸脱しない範囲で種々変形実施すること
が可能である。
が可能である。
第１図は１本発明の一実施例に係るポリセル方式半導体
集積回路装置の構成を示す平面図、第２図は１本発明の
実施例を示すフローチャート、第３図 は
５本発明の特徴とする配線手法の方式と処理手順を示す
図、第４図および第図において、 ｌ・・・セル行、
２・・・配線領域。 ３・・・入出力端子並びに入出力回路領域、４・・・セ
ル、５・・・通過配線用セル。 ６・・・通過配線用縦方向配線領域。 代理人 弁理士 則 近 憲、佑 同 竹 花 喜久男 第 １ 図 第 ２ 図 ＜ｘ） （ｆｆン
第 ３ 図 第 ５ 図
集積回路装置の構成を示す平面図、第２図は１本発明の
実施例を示すフローチャート、第３図 は
５本発明の特徴とする配線手法の方式と処理手順を示す
図、第４図および第図において、 ｌ・・・セル行、
２・・・配線領域。 ３・・・入出力端子並びに入出力回路領域、４・・・セ
ル、５・・・通過配線用セル。 ６・・・通過配線用縦方向配線領域。 代理人 弁理士 則 近 憲、佑 同 竹 花 喜久男 第 １ 図 第 ２ 図 ＜ｘ） （ｆｆン
第 ３ 図 第 ５ 図
Claims (3)
- （１）半導体基板に、能動素子を備えたセル列を複数並
べ、その間に配線パターンを施して所望の回路を実現す
るポリセル方式の半導体集積回路の配線方法において、 ａ）セル行に通過配線用の領域を設けて各セル行を貫く
帯状の配線領域を形成するステップと、ｂ）セル行の通
過配線を除いて配線パターンの径路を決定するステップ
と、 ｃ）しかる後、前記帯状の配線領域を用いて通過配線パ
ターンの径路を決定するステップとを備えた事を特徴と
する半導体集積回路の配線方法。 - （２）複数個の通過配線用のセルをセル行の少なくとも
１ケ所にまとめて挿入する事を特徴とする前記特許請求
の範囲第１項記載の半導体集積回路の配線方法。 - （３）ステップｃ）の後、未使用の通過配線用領域を除
いて帯状の配線領域を圧縮する事を特徴とする前記特許
請求の範囲第１項記載の半導体集積回路の配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28103385A JPS62140430A (ja) | 1985-12-16 | 1985-12-16 | 半導体集積回路の配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28103385A JPS62140430A (ja) | 1985-12-16 | 1985-12-16 | 半導体集積回路の配線方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62140430A true JPS62140430A (ja) | 1987-06-24 |
Family
ID=17633352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28103385A Pending JPS62140430A (ja) | 1985-12-16 | 1985-12-16 | 半導体集積回路の配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62140430A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6442146A (en) * | 1987-08-08 | 1989-02-14 | Toshiba Corp | Semiconductor integrated circuit |
| JPS6455841A (en) * | 1987-08-27 | 1989-03-02 | Toshiba Corp | Semiconductor integrated circuit device |
| JPH01140640A (ja) * | 1987-11-27 | 1989-06-01 | Fujitsu Ltd | スタンダードセル方式による半導体集積回路のレイアウト方法 |
-
1985
- 1985-12-16 JP JP28103385A patent/JPS62140430A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6442146A (en) * | 1987-08-08 | 1989-02-14 | Toshiba Corp | Semiconductor integrated circuit |
| JPS6455841A (en) * | 1987-08-27 | 1989-03-02 | Toshiba Corp | Semiconductor integrated circuit device |
| JPH01140640A (ja) * | 1987-11-27 | 1989-06-01 | Fujitsu Ltd | スタンダードセル方式による半導体集積回路のレイアウト方法 |
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