JPH01140640A - スタンダードセル方式による半導体集積回路のレイアウト方法 - Google Patents
スタンダードセル方式による半導体集積回路のレイアウト方法Info
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- JPH01140640A JPH01140640A JP29745187A JP29745187A JPH01140640A JP H01140640 A JPH01140640 A JP H01140640A JP 29745187 A JP29745187 A JP 29745187A JP 29745187 A JP29745187 A JP 29745187A JP H01140640 A JPH01140640 A JP H01140640A
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- 239000004065 semiconductor Substances 0.000 title claims description 15
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- 239000012141 concentrate Substances 0.000 abstract 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
スタンダードセル方式による半導体集積回路の形成にお
いて、ダミーセルを配置することによって未結線対策を
施し、集積度を向上させる半導体集積回路のレイアウト
方法に関し、 スタンダードセル方式による半導体集積回路のコンピュ
ータを用いるユニットセル列の配置および配線の設計に
おいて、未結線の場合などに、人手による配線でなく、
コンピュータを用いて未結線対策手段を構成することの
できる方法を提供することを目的とし、 ユニットセルを並べたユニットセル列の配置と該ユニッ
トセル列配置のための配線をユニットセル列配置プログ
ラムと配線プログラムとに基づきコンピュータを用い作
成する方法において、与えられたユニソ］・セル配置に
よれば未結線が発生ずる場合、配線層をもたないダミー
セルの配置条件およびダミーセルの配置場所ならびに列
と段を前記プログラムの制御部へ入力し、ユニットセル
列の配置を再構成し、しかる後に配線を作成することを
特徴とするスタンダードセル方式による半導体集積回路
のレイアウト方法を含み構成する。
いて、ダミーセルを配置することによって未結線対策を
施し、集積度を向上させる半導体集積回路のレイアウト
方法に関し、 スタンダードセル方式による半導体集積回路のコンピュ
ータを用いるユニットセル列の配置および配線の設計に
おいて、未結線の場合などに、人手による配線でなく、
コンピュータを用いて未結線対策手段を構成することの
できる方法を提供することを目的とし、 ユニットセルを並べたユニットセル列の配置と該ユニッ
トセル列配置のための配線をユニットセル列配置プログ
ラムと配線プログラムとに基づきコンピュータを用い作
成する方法において、与えられたユニソ］・セル配置に
よれば未結線が発生ずる場合、配線層をもたないダミー
セルの配置条件およびダミーセルの配置場所ならびに列
と段を前記プログラムの制御部へ入力し、ユニットセル
列の配置を再構成し、しかる後に配線を作成することを
特徴とするスタンダードセル方式による半導体集積回路
のレイアウト方法を含み構成する。
本発明は、スタンダードセル方式による半導体集積回路
の形成において、ダミーセルを配置することによって未
結線対策を施し、集積度を向上させる半導体集積回路の
レイアウト方法に関する。
の形成において、ダミーセルを配置することによって未
結線対策を施し、集積度を向上させる半導体集積回路の
レイアウト方法に関する。
コンピュータを使用するスタンダードセル方式による半
導体集積回路の形成を第６図ｆａｔを参照して説明する
と、半導体チップ１１に例えば同図（ｂｌに示される如
きユニットセルが複数個並べて形成されたユニットセル
列１２．１２．、、、が形成されている。
導体集積回路の形成を第６図ｆａｔを参照して説明する
と、半導体チップ１１に例えば同図（ｂｌに示される如
きユニットセルが複数個並べて形成されたユニットセル
列１２．１２．、、、が形成されている。
なお同図ｆｂ）はユニットセルの一例で、２１は例えば
ポリシリコン膜、２２は不純物拡散層で、図示のように
数個のトランジスタで構成されたものである。
ポリシリコン膜、２２は不純物拡散層で、図示のように
数個のトランジスタで構成されたものである。
このようなユニットセル列は便宜上セル情報の骨格情報
で配置され、この骨格情報はコンピュータにライブラリ
ーとして登録されている。
で配置され、この骨格情報はコンピュータにライブラリ
ーとして登録されている。
ここで端子Ａと端子Ｂ、およびその他の図示しない端子
を接続する配線については、配置プログラムで第６図（
ａｌの配置が決定した後に、その配置がコンピュータ内
に登録された配線プログラムに回され、所定のきまりに
従って配線が決定される。
を接続する配線については、配置プログラムで第６図（
ａｌの配置が決定した後に、その配置がコンピュータ内
に登録された配線プログラムに回され、所定のきまりに
従って配線が決定される。
前記したスタンダードセル方式でユニットセルを列状に
配置するレイアウトにおいて、第５図に示されるＲＡＭ
、 ＲＯＭなどの如く占有面積の大きなセル１３が配置
されている場合、占有面積の大きなセル１３の近（では
、ユニットセル列１２を配置する領域１４は第５図の例
では横方向に細長くなる。または、第６図（ａ）を参照
すると、ユニットセル列１２が配線通過禁止領域（以下
配線禁止領域という）１５をもち、このような配線禁止
領域１５が集中した部分１６が存在する例もある。
配置するレイアウトにおいて、第５図に示されるＲＡＭ
、 ＲＯＭなどの如く占有面積の大きなセル１３が配置
されている場合、占有面積の大きなセル１３の近（では
、ユニットセル列１２を配置する領域１４は第５図の例
では横方向に細長くなる。または、第６図（ａ）を参照
すると、ユニットセル列１２が配線通過禁止領域（以下
配線禁止領域という）１５をもち、このような配線禁止
領域１５が集中した部分１６が存在する例もある。
前記した部分１４．１６が存在していると、その配置を
配線プログラムに回したとき、ユニットセル列と直交す
る配線を形成することができないとすると、コンピュー
タは当該部分では未結線の応答をなす。未結線が発生す
ると、コンピュータを用いて配線のチャネルを形成する
ことができないから、作業現場で人手によって配線を形
成するしかない。または、配線ができたとしても、配線
長が長くなりすぎてセルの駆動能力を越えたり、配線プ
ログラムの実効時間が浪費・されるなどの問題が発生す
る。
配線プログラムに回したとき、ユニットセル列と直交す
る配線を形成することができないとすると、コンピュー
タは当該部分では未結線の応答をなす。未結線が発生す
ると、コンピュータを用いて配線のチャネルを形成する
ことができないから、作業現場で人手によって配線を形
成するしかない。または、配線ができたとしても、配線
長が長くなりすぎてセルの駆動能力を越えたり、配線プ
ログラムの実効時間が浪費・されるなどの問題が発生す
る。
また、第７図にはユニットセル列を通過する配線チャネ
ルを乗り換えている例が示されるが、同図に示される如
く、ユニットセル列１２と直行する配線１７のチャネル
の乗り換えがあり、同図の左のユニットセル列１２から
右のユニットセル列１２にそれぞれのユニットセル列に
直交する配線を形成することができず、ユニットセル列
と平行な配線領域に縦方向配線を形成する場合、スタン
ダードセルでユニットセル列と平行な配線領域が不足す
ると、ユニットセル列を横方向に移動して配線領域を広
げるので、チップサイズが大になり集積度の向上が図れ
なくなる。これらの問題は、ユニットセル列と直交する
配線の通過可能領域が揃っていないために第７図に示す
配線を形成しなければならないことによるものである。
ルを乗り換えている例が示されるが、同図に示される如
く、ユニットセル列１２と直行する配線１７のチャネル
の乗り換えがあり、同図の左のユニットセル列１２から
右のユニットセル列１２にそれぞれのユニットセル列に
直交する配線を形成することができず、ユニットセル列
と平行な配線領域に縦方向配線を形成する場合、スタン
ダードセルでユニットセル列と平行な配線領域が不足す
ると、ユニットセル列を横方向に移動して配線領域を広
げるので、チップサイズが大になり集積度の向上が図れ
なくなる。これらの問題は、ユニットセル列と直交する
配線の通過可能領域が揃っていないために第７図に示す
配線を形成しなければならないことによるものである。
そこで本発明は、スタンダードセル方式による半導体集
積回路のコンピュータを用いるユニットセル列の配置お
よび配線の設計において、未結線の場合などに、人手に
よる配線でなく、コンピュータを用いて未結線対策手段
を構成することのできる方法を提供することを目的とす
る。
積回路のコンピュータを用いるユニットセル列の配置お
よび配線の設計において、未結線の場合などに、人手に
よる配線でなく、コンピュータを用いて未結線対策手段
を構成することのできる方法を提供することを目的とす
る。
上記問題点は、ユニットセルを並べたユニットセル列の
配置と該ユニットセル配置のための配線をユニットセル
列配置プログラムと配線プログラムとに基づきコンビ二
一タを用い作成する方法において、与えられたユニット
セル列配置によれば未結線が発生する場合、配線層をも
たないダミーセルの配置条件およびダミーセルの配置場
所ならびに列と段を前記プログラムの制御部へ入力し、
ユニットセル列の配置を再構成し、しかる後に配線を作
成することを特徴とするスタンダードセル方式による半
導体集積回路のレイアウト方法によって解決される。
配置と該ユニットセル配置のための配線をユニットセル
列配置プログラムと配線プログラムとに基づきコンビ二
一タを用い作成する方法において、与えられたユニット
セル列配置によれば未結線が発生する場合、配線層をも
たないダミーセルの配置条件およびダミーセルの配置場
所ならびに列と段を前記プログラムの制御部へ入力し、
ユニットセル列の配置を再構成し、しかる後に配線を作
成することを特徴とするスタンダードセル方式による半
導体集積回路のレイアウト方法によって解決される。
本発明においては、第５図の部分１４、第６図の部分１
６に前以って、または配置結果を検討した後に、ダミー
セルを配置するものであり、ダミーセルとはそれ自体配
線層をもたず、その上に自由に配線することのできるセ
ルをいう。かかるダミーセルを、未結線の分または第７
図に示す如き配線が生じる分に相当する数だけ配置する
ことにより、未結線、配線チャネル乗り換えなどを防止
することができるのである。
６に前以って、または配置結果を検討した後に、ダミー
セルを配置するものであり、ダミーセルとはそれ自体配
線層をもたず、その上に自由に配線することのできるセ
ルをいう。かかるダミーセルを、未結線の分または第７
図に示す如き配線が生じる分に相当する数だけ配置する
ことにより、未結線、配線チャネル乗り換えなどを防止
することができるのである。
以下、本発明を図示の実施例により具体的に説明する。
第１図（ａｌと（ｂ）は本発明の原理を示す平面図で、
図中、１１は半導体千ノブ、１２はユニットセル列、１
３は占有面積の大きなセル、１５は配線通過禁止領域（
配線禁止領域）を示す。第１図（ａｌの配置では、占有
面積の大きなセル１３の図に見て上にユニットセル列配
置領域が細長くなった部分１４が存在する場合、ダミー
セル１７を、各列のそれぞれの配線の延びる方向（図示
の例では横方向）に位置するよう配置することによって
、未結線対策、集積度向上を実現する。第１図において
、ダミーセル配置領域１７ａはそれぞれ矢印で示す。ダ
ミーセル１個に対してはユニットセル列と直交する配線
が例えば４本引けるとすると、各ユニットセル列１２に
配置するダミーセルの個数は、必要な配線の数から計算
によって求めることができる。また、各ユニットセル列
へのダミーセルの配置位置（ユニットセル列の列と段）
は、どこに配線が集中しているかによって決めることが
でき、第２図ｆａｌに示される如き未結線１８の集中が
あると、同図（ｂ）に示す如く未結線本数を例えば４で
割った数のダミーセル１７を配置する。
図中、１１は半導体千ノブ、１２はユニットセル列、１
３は占有面積の大きなセル、１５は配線通過禁止領域（
配線禁止領域）を示す。第１図（ａｌの配置では、占有
面積の大きなセル１３の図に見て上にユニットセル列配
置領域が細長くなった部分１４が存在する場合、ダミー
セル１７を、各列のそれぞれの配線の延びる方向（図示
の例では横方向）に位置するよう配置することによって
、未結線対策、集積度向上を実現する。第１図において
、ダミーセル配置領域１７ａはそれぞれ矢印で示す。ダ
ミーセル１個に対してはユニットセル列と直交する配線
が例えば４本引けるとすると、各ユニットセル列１２に
配置するダミーセルの個数は、必要な配線の数から計算
によって求めることができる。また、各ユニットセル列
へのダミーセルの配置位置（ユニットセル列の列と段）
は、どこに配線が集中しているかによって決めることが
でき、第２図ｆａｌに示される如き未結線１８の集中が
あると、同図（ｂ）に示す如く未結線本数を例えば４で
割った数のダミーセル１７を配置する。
第１図ｆｂ）に示す如くにユニットセル列のある部分１
６だけに配線が集中している例では、その部分にダミー
セル１７を配置する。具体的には、未結線１８が第３図
（ａｌに示す如くに集中しているときは、ダミーセル１
７は同図（ｂ）に示す如くに配置する。
６だけに配線が集中している例では、その部分にダミー
セル１７を配置する。具体的には、未結線１８が第３図
（ａｌに示す如くに集中しているときは、ダミーセル１
７は同図（ｂ）に示す如くに配置する。
論理構成、ゲート数の影響もあるが、第４図（ａｌに示
すような場合、すなわち占有面積の大きなセル１３の幅
と細長いユニットセル配置部分１４の幅が一致しないで
ユニットセル列１２の１つがハミ出ているとき、ダミー
セル１７を同図（ｂ）に示す如く配置し、部分１４内の
ユニットセルへの配線を減らしユニットセル列間隔を狭
くし、占有面積の大きなセルとの幅を合せると、第４図
（ａ）に示したチップの無駄な部分１１ａの面積が節約
され、集積度を高めることが可能になる。
すような場合、すなわち占有面積の大きなセル１３の幅
と細長いユニットセル配置部分１４の幅が一致しないで
ユニットセル列１２の１つがハミ出ているとき、ダミー
セル１７を同図（ｂ）に示す如く配置し、部分１４内の
ユニットセルへの配線を減らしユニットセル列間隔を狭
くし、占有面積の大きなセルとの幅を合せると、第４図
（ａ）に示したチップの無駄な部分１１ａの面積が節約
され、集積度を高めることが可能になる。
前述したスタンダードセル方式の半導体集積回路のコン
ピュータを用いる形成方法に戻ると、未結線が発生ずる
と、人手によって配線を形成する従来の方法に代えて、
コンピュータのプログラムを制御するコントロールカー
ドにダミーセルの配置条件、ダミーセルの配置場所、ユ
ニットセル列の列と段を入力し、次いでこのカートを配
置プログラムに回してユニットセル列の再配置を行い、
その再配置に対して配線プログラムに従い配線を形成す
る。このような方法を用いることにより、人手に依存す
ることなく、コンピュータによって半導体集積回路のレ
イアウトが完成する。
ピュータを用いる形成方法に戻ると、未結線が発生ずる
と、人手によって配線を形成する従来の方法に代えて、
コンピュータのプログラムを制御するコントロールカー
ドにダミーセルの配置条件、ダミーセルの配置場所、ユ
ニットセル列の列と段を入力し、次いでこのカートを配
置プログラムに回してユニットセル列の再配置を行い、
その再配置に対して配線プログラムに従い配線を形成す
る。このような方法を用いることにより、人手に依存す
ることなく、コンピュータによって半導体集積回路のレ
イアウトが完成する。
以上のように本発明によれば、スタンダードセルの如く
ユニットセルを列状に配置するレイアウト手法において
、列内にダミーセルを配置することにより、ダミーセル
上は自由に配線が通れるので、ダミーセルを配置するこ
とにより未結線対策となり、ユニットセルと直交する配
線が配線チャネルを乗り換えてその領域を通過する場合
に、ダミーセルを配置することにより配線はダミーセル
上を通過し、ユニットセル列と平行な配線チャネルの節
約となり、スタンダードセルの場合には集積度が向上し
、ＲＡＭ、 ＲＯＭなどの占有面積の大きなセＪＬ／
ト、：Ｌニットセル列の端が合っていない場合、ダミー
セルを配置することによりユニットセル列と平行な配線
チャネルを節約し、集積度低下を防止することが可能に
なる。
ユニットセルを列状に配置するレイアウト手法において
、列内にダミーセルを配置することにより、ダミーセル
上は自由に配線が通れるので、ダミーセルを配置するこ
とにより未結線対策となり、ユニットセルと直交する配
線が配線チャネルを乗り換えてその領域を通過する場合
に、ダミーセルを配置することにより配線はダミーセル
上を通過し、ユニットセル列と平行な配線チャネルの節
約となり、スタンダードセルの場合には集積度が向上し
、ＲＡＭ、 ＲＯＭなどの占有面積の大きなセＪＬ／
ト、：Ｌニットセル列の端が合っていない場合、ダミー
セルを配置することによりユニットセル列と平行な配線
チャネルを節約し、集積度低下を防止することが可能に
なる。
第１図（ａ）と（ｂ）は本発明の原理を示す平面図、第
２図（ａｌと（ｂｌ、第３図（ａｌと（ｂｌ、第４図（
ａ）と（ｂｌはそれぞれ本発明実施例の平面図、 第５図は従来例の問題点を示す平面図、第６図ｔａ＋は
従来例の問題点を示す平面図、同図（ｂ）はユニットセ
ルの一部の平面図、第７図は従来例の問題点を示す平面
図である。 図中、 １１は半導体チップ、 １１ａは無駄な領域、 １２はユニットセル、 １３はＲＡＭ、 ＩＩＥＨなどのように占有面積の大き
なセル、 １４はユニットセル列配置領域が細長くなった部分、 １５は配線通過禁止領域、 Ｉ６は配線通過禁止領域が葉中している部分、１７はダ
ミーセル、 １７ａはダミーセル配置領域、 １８は未結線 を示す。 特許出願人 富士通株式会社 代理人弁理士 久木元 彰 別 − へ
２図（ａｌと（ｂｌ、第３図（ａｌと（ｂｌ、第４図（
ａ）と（ｂｌはそれぞれ本発明実施例の平面図、 第５図は従来例の問題点を示す平面図、第６図ｔａ＋は
従来例の問題点を示す平面図、同図（ｂ）はユニットセ
ルの一部の平面図、第７図は従来例の問題点を示す平面
図である。 図中、 １１は半導体チップ、 １１ａは無駄な領域、 １２はユニットセル、 １３はＲＡＭ、 ＩＩＥＨなどのように占有面積の大き
なセル、 １４はユニットセル列配置領域が細長くなった部分、 １５は配線通過禁止領域、 Ｉ６は配線通過禁止領域が葉中している部分、１７はダ
ミーセル、 １７ａはダミーセル配置領域、 １８は未結線 を示す。 特許出願人 富士通株式会社 代理人弁理士 久木元 彰 別 − へ
Claims (1)
- 【特許請求の範囲】 ユニットセルを並べたユニットセル列（１２）の配置
と該ユニットセル列配置のための配線をユニットセル列
配置プログラムと配線プログラムとに基づきコンピュー
タを用い作成する方法において、与えられたユニットセ
ル列配置によれば未結線が発生する場合、 配線層をもたないダミーセル（１７）の配置条件および
ダミーセルの配置場所ならびに列と段を前記プログラム
の制御部へ入力し、 ユニットセル列の配置を再構成し、しかる後に配線を作
成することを特徴とする半導体集積回路のレイアウト方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29745187A JPH01140640A (ja) | 1987-11-27 | 1987-11-27 | スタンダードセル方式による半導体集積回路のレイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29745187A JPH01140640A (ja) | 1987-11-27 | 1987-11-27 | スタンダードセル方式による半導体集積回路のレイアウト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01140640A true JPH01140640A (ja) | 1989-06-01 |
Family
ID=17846679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29745187A Pending JPH01140640A (ja) | 1987-11-27 | 1987-11-27 | スタンダードセル方式による半導体集積回路のレイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01140640A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09213805A (ja) * | 1996-01-30 | 1997-08-15 | Nec Corp | 半導体集積回路のレイアウト方法 |
| US6553553B2 (en) * | 2000-06-14 | 2003-04-22 | Fujitsu Limited | Method of designing layout of semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61114550A (ja) * | 1984-11-09 | 1986-06-02 | Toshiba Corp | 論理回路装置 |
| JPS62140430A (ja) * | 1985-12-16 | 1987-06-24 | Toshiba Corp | 半導体集積回路の配線方法 |
-
1987
- 1987-11-27 JP JP29745187A patent/JPH01140640A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61114550A (ja) * | 1984-11-09 | 1986-06-02 | Toshiba Corp | 論理回路装置 |
| JPS62140430A (ja) * | 1985-12-16 | 1987-06-24 | Toshiba Corp | 半導体集積回路の配線方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09213805A (ja) * | 1996-01-30 | 1997-08-15 | Nec Corp | 半導体集積回路のレイアウト方法 |
| US6553553B2 (en) * | 2000-06-14 | 2003-04-22 | Fujitsu Limited | Method of designing layout of semiconductor device |
| US6996794B2 (en) | 2000-06-14 | 2006-02-07 | Fujitsu Limited | Method of designing layout of semiconductor device |
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