JPH11121498A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH11121498A
JPH11121498A JP28640497A JP28640497A JPH11121498A JP H11121498 A JPH11121498 A JP H11121498A JP 28640497 A JP28640497 A JP 28640497A JP 28640497 A JP28640497 A JP 28640497A JP H11121498 A JPH11121498 A JP H11121498A
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pad
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Abstract

(57)【要約】 【課題】 半導体集積回路装置において、チップサイズ
あたりのパッド数を多くする。 【解決手段】 半導体集積回路装置は、半導体チップ１
に形成された複数の入出力回路４、１０及び入出力回路
４、１０にそれぞれ電気的に接続された入出力パッド５
〜７を備える。入出力パッド５〜７と半導体チップ１が
搭載されるフレームに配された複数のインナーリードと
は電気的に接続されている。さらに、入出力回路４、１
０は２列に配列される。そして、半導体チップ１の周縁
側の入出力回路に１０接続された入出力パッド６、７は
スタッガード構造とし、半導体チップ１の中央側の入出
力回路４に接続された入出力パッド６は１又は２以上の
列に配置されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、半導体チップの入出力パッドと半導体
チップを搭載するフレームのインナーリードとをワイヤ
ボンディング等により電気的に接続するものに関する。
【０００２】
【従来の技術】通常、半導体チップの周辺部には複数の
入出力パッドが形成される。半導体集積回路装置では、
これらの入出力パッドと、半導体チップが搭載されるフ
レームに配されたインナーリードとが、例えば、ワイヤ
ボンディングすることにより電気的に接続され、半導体
チップとパッケージ外部との間で電気的なやりとりを行
うことができるようになっている。
【０００３】そして、半導体チップへの入出力パッドの
配置方法については、図５に示すように、半導体チップ
１の辺に沿って設けられている入出力回路４２に対して
該入出力回路４２の列を挟むように２列に配し、かつ各
列のパッドが等間隔となるように入出力パッド４３、４
４が配置されているものがあった。このようなパッド配
置を本明細書において「スタッガード」という。
【０００４】ここで、半導体チップ１は、図９に示すよ
うに、フレーム２４のステージ２１上にダイボンディン
グされるなどして搭載されている。ステージ２１はその
コーナー部分に存在するサポートバー２２により保持さ
れたアイランド構造となっている。フレーム２４の任意
の２つのサポートバー２２に挟まれる領域には多数のイ
ンナーリード２３が放射状に配置されている。
【０００５】このように、半導体チップ１の１辺に対し
て、パッドが配置された領域よりも広い領域にインナー
リード２３が配置されている。これらのパッドとインナ
ーリード２３は、例えばワイヤボンディングによるワイ
ヤ３（一部図示）で接続されている。
【０００６】パッドとインナーリード２３とはワイヤボ
ンディングによって接続されている場合、図６に示すよ
うに、中央側のパッド４３からのワイヤ３ｆと、周縁側
のパッド４４からのワイヤ３ｇとが互いに接触しないよ
うに２層構造となっている。そのため、図９に示す平面
図においては、中央側パッドからのワイヤと周縁側パッ
ドからのワイヤが、５０で示すように、一部で交差する
ように見えても問題がない。
【０００７】また、図７に示すように、半導体チップ１
の辺に沿って１列に入出力パッド４５が配置されている
ものがあった。この場合、半導体チップ１上では入出力
回路４２から扇状に広がる金属配線５１によってパッド
４５に接続がなされている。そして、図８に示すよう
に、パッド４５とインナーリード２３との配線について
は、ワイヤ３ｈが１層構造となっている。したがって、
図９における５０に示すワイヤの交差はここでは認めら
れない。尚、図５及び図７において、５０は入出力回路
４２の上に設けられている電源やグランド等の配線層を
示している。
【０００８】
【発明が解決しようとする課題】前者のスタッガード構
造の場合（図５参照）、１列に置かれている入出力回路
４２の個数でパッド４３、４４の個数が決まってしま
い、１辺に配置できるパッド数に限界があった。すなわ
ち、チップサイズあたりのパッド数の上限は入出力回路
数（ドライバ数）によって決定される。このことをドラ
イバリミットという。
【０００９】一方、後者のようにパッドを１列に配置し
た場合（図７参照）、ワイヤボンディング等の技術の関
係によって、通常、パッド４５の間隔ｓは入出力回路４
２の幅ｔよりも大きくなっている。そのため、パッド４
５を１列に並べたとき、パッド４５の個数と間隔ｓによ
って全体のチップサイズが決定されることになる。した
がって、チップサイズあたりのパッド数には上限があ
り、このことをパッドリミットという。
【００１０】ところで、半導体チップでは集積技術の進
歩等により、チップサイズの縮小とパッド数の増大が進
んでいる。しかし、従来の半導体集積回路装置では、チ
ップサイズあたりに設けることのできるパッド数が、前
者のスタッガード構造の場合にはドライバリミットによ
って、一方、後者のパッドを１列に配列した場合にはパ
ッドリミットによって制限されるという問題があった。
【００１１】本発明は上述のドライバリミット及びパッ
ドリミットの問題を解決し、チップサイズあたりのパッ
ド数をさらに多く設けた半導体集積回路装置を提供する
ことを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、複数の入出力回路及び前記入出力回路
にそれぞれ電気的に接続された入出力パッドを有する半
導体チップと、前記半導体チップが搭載されるフレーム
とを備え、前記フレームの複数のインナーリードと前記
半導体チップの入出力パッドとを電気的に接続する半導
体集積回路装置において、前記入出力回路は前記半導体
チップの辺に沿って２列に配列され、前記半導体チップ
の周縁側の前記入出力回路に接続される前記入出力パッ
ドはスタッガード構造とし、一方、前記半導体チップの
中央側の前記入出力回路に接続される前記入出力パッド
は１又は２以上の列に配置されるようにしている。
【００１３】このような構成では、半導体チップ上に入
出力回路を２重に設けてあるのでドライバリミットが回
避されている。また、周縁側の入出力回路をスタッガー
ド構造にすることによりパッドリミットが回避されてい
る。したがって、チップサイズあたりのパッド数が増大
する。
【００１４】また、本発明では上記構成において、前記
中央側の入出力回路相互の間及び該中央側の入出力回路
に接続された前記入出力パッド相互の間にスペースが設
けられ、かつ、前記周縁側の入出力回路に接続された前
記入出力パッド相互の間にもスペースが設けられてお
り、これらのスペースは前記周縁側の入出力回路と前記
半導体チップの中央部に設けられた素子とを接続するチ
ャネルとなっている。このような構成により、チップ中
央部における素子と周縁側の入出力回路とを接続するチ
ャネルが確保されている。
【００１５】
【発明の実施の形態】以下、本発明の実施形態について
説明する。図１は本発明の一実施形態の半導体集積回路
装置に係る半導体チップの入出力回路及び入出力パッド
の配置を示した平面図である。この半導体チップ１の中
央部にはロジック回路部２が設けられ、入出力回路４、
１０及び入出力パッド５、６、７を介してデータの入出
力を行う。半導体チップ１は、図９に示すように、フレ
ーム２４のステージ２１上にダイボンディングされるな
どして搭載されている点や放射状にインナーリード２３
が配置されている点等は上記従来の半導体集積回路装置
の場合と同様である。
【００１６】図１において、半導体チップ１の辺に沿っ
て周縁側に入出力回路１０は密に並べられ、入出力回路
１０に対してスタッガードにパッド６、７が配置されて
いる。さらに、入出力回路４及びパッド５が入出力回路
１０よりも中央側に設けられている。入出力回路４及び
パット５同士は互いにある程度のスペースを設けて配置
されている。また、入出力回路４に接続されるパッド５
は１列に配置されている。図１の構造を分かり易くする
ために一部分３０を抜き出して３０’で示す。ただし、
３０’において配線層は省略している。
【００１７】このように、半導体チップ１の辺に沿って
入出力回路４、１０は２重に配列され、かつ出力パッド
５、６、７は３重に配列されている。尚、入出力回路は
複数のトランジスタ等から成り、主に信号を出力する際
にその信号を安定に保持するための回路等であり、パッ
ドから入力される信号に一定の処理をするための回路の
場合もある。
【００１８】図２に示すように、これらのパッド５、
６、７を放射状に配置されているインナーリード２３に
ワイヤボンディングによって配線する場合、ワイヤ３
ｘ、３ｙ、３ｚは３層となる。したがって、平面図（図
９）としては、異なる列のパッドからのワイヤ３ｘ、３
ｙ、３ｚが５０に示すように一部交差するように見えて
もワイヤ３ｘ、３ｙ、３ｚは互いに接触せず問題はな
い。
【００１９】ところが、このように３層に配線されてい
る半導体集積回路装置は、パッケージとしては厚みのあ
るものとなってしまう。その一方で、携帯電話等の小型
の機器ではパッケージ厚の薄い半導体集積回路装置が使
用されるのが実情であり、これに対応すべく、パッケー
ジ厚の縮小を以下の方法により行う。
【００２０】図４に示すように、スタッガードに配置さ
れているパッド６、７については、上述と同じくそれぞ
れ２重のワイヤ３ｙ、３ｚで配線を行う。そして、最も
中央側に位置するパッド５については、例えば後述する
図３のような方法でワイヤ３ｘが３ｙの間を抜くように
適当な位置にパッド５及び６を配置することにより、ワ
イヤ３ｘ、３ｙを１層で配線することができる。
【００２１】図３は図１における半導体チップ１の１辺
を拡大した図であり、同図を用いて、入出力パッド５、
６の配置位置をどのようにして決定しているかについて
説明する。尚、図３においてここでの説明に関係のない
パッド７や入出力回路４、１１等（図１参照）は省略さ
れている。
【００２２】まず、２つのサポートバーで挟まれた複数
のインナーリード２３のうち辺のほぼ中心軸に配置され
たインナーリード２３ａと接続する入出力パッド６ａに
ついては、ワイヤ角がほぼ９０゜となる、外側の列Ｘ１
上の点Ａにパッド６ａの中央が位置するようにパッド６
ａの配置位置を決定する。
【００２３】次に、インナーリード２３ａのコーナー側
に隣接するインナーリード２３ｂと接続されるパッド５
ａについては、パッド６ａとインナーリード２３ａとを
接続するワイヤ３ａへの垂線ｈ１の長さが所定の値とな
る、内側の列Ｘ２上の点Ｂに、パッド５ａの中央が位置
するようにパッド５ａの配置位置を決定する。
【００２４】次に、インナーリード２３ｂにコーナー側
で隣接するインナーリード２３ｃと接続されるパッド６
ｂについては、パッド５ａとインナーリード２３ｂとを
接続するワイヤ３ｂへの垂線ｈ２の長さが所定の値とな
る、外側の列Ｘ１上の点Ｃに、パッド６ｂの中央が位置
するようにパッド６ｂの配置位置を決定する。
【００２５】このようにして、あるインナーリードに接
続される入出力パッドの配置位置が決まると、そのイン
ナーリードのコーナー側に隣接するインナーリードに接
続される入出力パッドの配置位置が決まり、サポートバ
ー２２（図９参照）に最も近いインナーリードに接続さ
れる入出力パッドの配置位置が最後に決定する。同様に
して、同辺の残りの部分及び他の辺についてもパッドの
配置位置が決定される。
【００２６】このようにすることによって、ワイヤボン
ディング作業に支障を来さない程度に密接にパッドを配
置することができ、しかも、インナーリードが放射状に
配置された一般的なフレームを用いる場合であっても、
図４に示すようにパッド６、７からのワイヤ３ｘ、３ｙ
が同一層において交差することはない。したがって、ワ
イヤ３ｘ、３ｙ、３ｚについては２層での配線ができ、
パッケージ厚を小さくすることが可能となる。
【００２７】図１において、中央側の入出力回路４及び
入出力パッド５は、相互にある程度離れた位置に配列さ
れ、その間にスペースが設けられているが、これは次の
理由による。分かり易さのため、例をあげて説明する
と、半導体チップ１の中央にあるロジック回路部２のノ
ットゲート１５からある周縁側の入出力回路への接続
は、図示するように入出力回路４ａと４ｂの間を通り、
さらにパッド５と６の間を通ってその入出力回路１０に
到達するようになされている。
【００２８】つまり、入出力回路４とパッド５の相互の
間に設けられているスペースと、入出力パッド５と６の
間に設けられているスペースは、ノットゲート１５等の
素子と周縁側のトランジスタ１０とを接続するために設
けられたチャネルといえる。尚、図１では電源やグラン
ド等の配線層８が中央側の入出力回路４の上で一部省略
されているが、実際には周縁側の入出力回路１０の上の
配線層９と同じく、配線層８は入出力回路４の上に全体
的に張られている。
【００２９】以上説明したように、本実施形態では、周
縁側の入出力回路１０ではパッド６、７がスタッガード
に配置されているので上述のパッドリミットの問題が回
避されている。また、入出力回路４、１０が２重に配列
されているので上述のドライバリミットの問題も同時に
回避されている。
【００３０】したがって、チップサイズをパッド数で割
った値としてのパッドピッチについて上記従来の１列に
パッドを配置した半導体チップ（図７）と比較すると、
本実施形態のパッドピッチは上記従来の半導体チップ
（図７）のパッドピッチのおよそ７０％となる。つま
り、ある特定のチップサイズに対しては本実施形態の方
がパッド数が多いということである。
【００３１】一方で、本実施形態では、２重に入出力回
路４、１０を設けているのでロジック回路部２の面積が
小さくなる。そのため、本実施形態ではゲート数の多い
大規模回路には不向きな面があるが、中規模以下の回路
では必要なパッド数が多くもチップサイズを小さくした
ままで構成できる。これにより、半導体集積回路装置は
低コストになるなどのきわめてすぐれた効果がある。
【００３２】ところで、図２又は図４に示すように、ワ
イヤ３ｘ、３ｙ、３ｚが３層又は２層に張られているた
め、あるワイヤが他のワイヤと接触してしまう危険性が
ある。そこで、被覆ワイヤを用いてワイヤボンディング
を行うと、多少ワイヤ同士が接触しても電気的な絶縁が
確保されるので、さらに信頼性の高い半導体集積回路装
置が得られる。
【００３３】尚、中央側の入出力回路４（図１参照）に
ついて入出力パッド５をスタッガード構造として、４列
のパッド配置としてもよいし、又はそれ以上の列を設け
た配置としてもよい。インナーリードについても放射状
に限らず、ワイヤ角がどれもほぼ９０゜となるようにチ
ップの辺に対して直角となる向きにインナーリードを平
行に並べてもよい。ただし、この場合では、ワイヤ間の
間隔が全体的に狭くなりワイヤボンディングでは配線が
困難となるだろう。
【００３４】本実施形態では、パッドとインナーリード
との接続はワイヤボンディングを例にとって説明した
が、本発明はこれに限るものでなく、バンプによる接続
方法を用いたＴＡＢ（Tape Automated Bonding）、ＢＧ
Ａ（Ball Grid Array）やＣＳＰ（Chip Size Package）
又はフリップチップ実装のプリント基板でも有効であ
る。
【００３５】
【発明の効果】以上説明したように本発明によれば、半
導体チップの辺に入出力回路が２重に配列され、チップ
周縁側の入出力回路についてはスタッガードに入出力パ
ッドが設けられているので、チップサイズの拡大をとも
なうことなく多数のパッドを設けることができる。
【００３６】また、本発明では、中央側のトランジスタ
やパッド等の間にスペースを設けるように中央側の出力
トランジスタ及び入出力パッドを配置しているので、チ
ップ中央側の素子と周縁側の入出力回路とを接続するた
めのチャネルが確保されている。
【００３７】また、ワイヤボンディングでパッドとイン
ナーリードを接続することができ、パッド位置の決め方
によってはワイヤを２層にして配線を行うことも可能で
ある。これにより、半導体集積回路装置のパッケージ厚
を小さくすることができる。
【図面の簡単な説明】
【図１】 本発明の一実施形態の半導体集積回路装置に
係る半導体チップの要部平面図。
【図２】 その半導体集積回路装置のワイヤボンディン
グの一例を示す要部側面図。
【図３】 その半導体集積回路装置のワイヤボンディン
グの別例を示す部分拡大図。
【図４】 図３に示す半導体集積回路装置の要部側面
図。
【図５】 従来のスタッガード構造を有する半導体集積
回路装置の一部平面図。
【図６】 その半導体集積回路装置の要部側面図。
【図７】 従来の１列にパッド配した半導体集積回路装
置の一部平面図。
【図８】 その半導体集積回路装置の要部側面図。
【図９】 フレームにインナーリードが放射状に配置さ
れていることを示す図。
【符号の説明】
１ 半導体チップ ２ ロジック回路部 ３ ワイヤ ４ 入出力回路 ５〜７ 入出力パッド １０ 入出力回路 ２１ ステージ ２２ サポートバー ２３ インナーリード ２４ フレーム

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 複数の入出力回路及び前記入出力回路に
    それぞれ電気的に接続された入出力パッドを有する半導
    体チップにおいて、 前記入出力回路は前記半導体チップの辺に沿って２列に
    配列され、前記半導体チップの周縁側の前記入出力回路
    に接続される前記入出力パッドはスタッガード構造と
    し、一方、前記半導体チップの中央側の前記入出力回路
    に接続される前記入出力パッドは１又は２以上の列に配
    置されて成る半導体集積回路装置。
  2. 【請求項２】 前記中央側の入出力回路相互の間及び該
    中央側の入出力回路に接続された前記入出力パッド相互
    の間にスペースが設けられ、かつ、前記周縁側の入出力
    回路に接続された前記入出力パッド相互の間にもスペー
    スが設けられており、これらのスペースは前記周縁側の
    入出力回路と前記半導体チップの中央部に設けられた素
    子とを接続するチャネルとなっていることを特徴とする
    請求項１に記載の半導体集積回路装置。
  3. 【請求項３】 前記半導体チップが搭載されるフレーム
    を備え、前記フレームの複数のインナーリードと前記半
    導体チップの入出力パッドとを電気的に接続する半導体
    集積回路装置において、前記入出力パッドと前記インナ
    ーリードとはワイヤボンディングにより接続されている
    ことを特徴とする請求項１又は請求項２に記載の半導体
    集積回路装置。
  4. 【請求項４】 前記半導体チップはバンプによる接続方
    法を用いたことを特徴とする請求項１又は請求項２に記
    載の半導体集積回路装置。
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