JPH0329182B2 - - Google Patents
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- JPH0329182B2 JPH0329182B2 JP59178602A JP17860284A JPH0329182B2 JP H0329182 B2 JPH0329182 B2 JP H0329182B2 JP 59178602 A JP59178602 A JP 59178602A JP 17860284 A JP17860284 A JP 17860284A JP H0329182 B2 JPH0329182 B2 JP H0329182B2
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- Japan
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- wiring
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- chips
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- 238000000034 method Methods 0.000 description 15
- 238000003491 array Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
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- 230000001681 protective effect Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
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- H01—ELECTRIC ELEMENTS
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体チツプの上に半導体チツプを搭
載してなるChip on Chipの半導体装置に関する
ものである。
載してなるChip on Chipの半導体装置に関する
ものである。
大規模集積回路（LSI）の高機能化、高集積化
により、近年各種機能の回路を同一LSI内に構成
する場合が多くなつてきた。例えばCMOSと
TTL、またはアナログとCMOSのデイジタル等
の構成を有するLSIの要求に対し、同一チツプ内
に構成することは製造工程上困難である。無理を
して強行しても歩留りの点で極めて不利である。
により、近年各種機能の回路を同一LSI内に構成
する場合が多くなつてきた。例えばCMOSと
TTL、またはアナログとCMOSのデイジタル等
の構成を有するLSIの要求に対し、同一チツプ内
に構成することは製造工程上困難である。無理を
して強行しても歩留りの点で極めて不利である。
従つて回路機能別に独立のチツプを用いれば、
それぞれに最適なプロセスが適用でき、各機能毎
の特徴が生かせることになり、そのため２チツプ
よりなる所謂Chip on ChipのLSIが検討される
ようになつた。
それぞれに最適なプロセスが適用でき、各機能毎
の特徴が生かせることになり、そのため２チツプ
よりなる所謂Chip on ChipのLSIが検討される
ようになつた。
一方ゲートアレイは、産業用、民生用等各分野
で広く使用され、機器の高機能化の要求より、集
積度がますます上がり数1000〜数10000ゲートの
ものが実用化されるようになつた。
で広く使用され、機器の高機能化の要求より、集
積度がますます上がり数1000〜数10000ゲートの
ものが実用化されるようになつた。
ゲートアレイはセミカスタムLSIで、基本セル
を前もつて作つておき、顧客の要望により基本セ
ルを配線して完成させるマスタスライスと呼ばれ
る設計方式を採用しており、短納期、多品種、比
較的小量生産に適しているが、顧客のゲート規模
に応じたゲートアレイが経済的に作れるような構
成が望まれる。
を前もつて作つておき、顧客の要望により基本セ
ルを配線して完成させるマスタスライスと呼ばれ
る設計方式を採用しており、短納期、多品種、比
較的小量生産に適しているが、顧客のゲート規模
に応じたゲートアレイが経済的に作れるような構
成が望まれる。
〔従来の技術〕
従来のLSIの入出力回路は、内部回路と同一チ
ツプ上に形成されているため、各の回路に最適プ
ロセスが適用できなたつた。
ツプ上に形成されているため、各の回路に最適プ
ロセスが適用できなたつた。
以下に、ゲートアレイを例にとり図を用いて説
明する。
明する。
第３図は従来例による配線前のゲートアレイの
平面図である。
平面図である。
図において、１は半導体チツプ、２は論理回路
領域でこの中に基本セル列３を間隔をおいて縦に
多数配列する。配線領域４はこの列の間隔を用い
る。５は論理回路領域２の周囲に配設された入出
力回路領域、６は外部接続用端子を示す。
領域でこの中に基本セル列３を間隔をおいて縦に
多数配列する。配線領域４はこの列の間隔を用い
る。５は論理回路領域２の周囲に配設された入出
力回路領域、６は外部接続用端子を示す。
基本セル列３を形成後、その上に通常２層配線
を行い、顧客の要望に応じて、基本セル間を配線
する。この場合第１層目配線は縦方向、第２層目
配線は横方向にコンピユータによる自動配線を行
う。しかし基本セルの利用率が90％を越えると、
限られ配線領域４の中に自動で配線できる率が少
なくなり、回路によつては未結線が生ずることが
ある。
を行い、顧客の要望に応じて、基本セル間を配線
する。この場合第１層目配線は縦方向、第２層目
配線は横方向にコンピユータによる自動配線を行
う。しかし基本セルの利用率が90％を越えると、
限られ配線領域４の中に自動で配線できる率が少
なくなり、回路によつては未結線が生ずることが
ある。
未結線が出ると、自動設計による配線図を一旦
打ち出して、未結線部を人間が見つけ、空所を捜
すか、あるいは一旦自動配線された線を他の場所
に移動させて、未結線部を手でもつて引き、後マ
スク図面に変換する。
打ち出して、未結線部を人間が見つけ、空所を捜
すか、あるいは一旦自動配線された線を他の場所
に移動させて、未結線部を手でもつて引き、後マ
スク図面に変換する。
LSIの高集積化に伴つて、数1000ゲート以上に
なると、ますます未結線のでる確率が増える。そ
の都度手で引いていては、納期が間にあわなくな
り、ミスも増える。
なると、ますます未結線のでる確率が増える。そ
の都度手で引いていては、納期が間にあわなくな
り、ミスも増える。
これに対して未結線処理を自動化するために
は、配線領域４をさらに増やすか基本セル列３の
数を増やす方法が考えられるが、このようにすれ
ば設計の都度論理回路領域２の周囲に配置された
入出力回路領域、チツプサイズ、チツプの試験治
具、あるいはパツケージを変更しなければならな
いことになる。
は、配線領域４をさらに増やすか基本セル列３の
数を増やす方法が考えられるが、このようにすれ
ば設計の都度論理回路領域２の周囲に配置された
入出力回路領域、チツプサイズ、チツプの試験治
具、あるいはパツケージを変更しなければならな
いことになる。
そのためゲートアレイはある程度の規模毎にシ
リーズ化されている。例えば1000ゲート、2000ゲ
ート、4000ゲートとシリーズ化されており、中間
規模の要求があつたとき、例えば2500ゲートの規
模のLSIを製造したいときは4000ゲート規模のも
のとして作らねばならない。従つて利用しないゲ
ートは無駄となり、チツプサイズも大きくなる。
リーズ化されている。例えば1000ゲート、2000ゲ
ート、4000ゲートとシリーズ化されており、中間
規模の要求があつたとき、例えば2500ゲートの規
模のLSIを製造したいときは4000ゲート規模のも
のとして作らねばならない。従つて利用しないゲ
ートは無駄となり、チツプサイズも大きくなる。
〔発明が解決しようとする問題点〕
論理回路は周囲に配置された入出力回路による
制約を受け自由に設計できない。
制約を受け自由に設計できない。
また論理回路を固定して、入出力特性を変える
ことはできない。
ことはできない。
論理回路と入出力回路それぞれに最適プロセス
を適用することはできない。
を適用することはできない。
さらに、あらゆる規模のゲートアレイの要求に
対して上述のようにコストパフオーマンスの点で
無駄を生じる場合がある。
対して上述のようにコストパフオーマンスの点で
無駄を生じる場合がある。
上記問題点の解決は、２個の半導体チツプを重
ねて結線してなり、上側の半導体チツプは、複数
の基本セル列を配列し配線してなる論理回路を有
し、下側の半導体チツプは前記上側半導体チツプ
を載せるためのチツプ搭載用領域と、その周囲に
形成された入出力回路領域とを有し、前記チツプ
搭載用領域は前記上側チツプを接続するための配
線１３と、異なるサイズの複数種類の上側半導体
チツプの端子に対応する位置に接続用端子１４と
を有し、前記下側半導体チツプが異なるサイズの
上側チツプに対して共用できるように構成されて
いる半導体装置により達成される。
ねて結線してなり、上側の半導体チツプは、複数
の基本セル列を配列し配線してなる論理回路を有
し、下側の半導体チツプは前記上側半導体チツプ
を載せるためのチツプ搭載用領域と、その周囲に
形成された入出力回路領域とを有し、前記チツプ
搭載用領域は前記上側チツプを接続するための配
線１３と、異なるサイズの複数種類の上側半導体
チツプの端子に対応する位置に接続用端子１４と
を有し、前記下側半導体チツプが異なるサイズの
上側チツプに対して共用できるように構成されて
いる半導体装置により達成される。
論理回路と入出力回路をそれぞれ別々のチツプ
に形成することにより、各チツプはそれぞれの回
路形成に最適のプロセスを選択でき、また論理回
路は入出力回路の配置による制約を受けることな
く、100％の自動配線が可能になるように自由に
設計できる。さらに入出力回路の配置を標準化す
ることにより、パツケージ、試験治具が標準化さ
れる。
に形成することにより、各チツプはそれぞれの回
路形成に最適のプロセスを選択でき、また論理回
路は入出力回路の配置による制約を受けることな
く、100％の自動配線が可能になるように自由に
設計できる。さらに入出力回路の配置を標準化す
ることにより、パツケージ、試験治具が標準化さ
れる。
第１図は本発明の実施例を示すLSIの斜視図で
ある。
ある。
図において、上側のチツプ１には論理回路領域
２を設け、ゲート規模に応じて配設する基本セル
列３の数を変え、これによつてチツプサイズを定
める。ただし回路によつては未結線がでる場合が
あるので、その場合は例えば基本セル３の列を増
加させて、再び自動配置配線を行うことにより、
10％の自動配線が可能になるようにする。
２を設け、ゲート規模に応じて配設する基本セル
列３の数を変え、これによつてチツプサイズを定
める。ただし回路によつては未結線がでる場合が
あるので、その場合は例えば基本セル３の列を増
加させて、再び自動配置配線を行うことにより、
10％の自動配線が可能になるようにする。
このチツプには入出力回路はなく、下側のチツ
プ１１との結線のために配線７を経て所定の位置
に端子８を出しておく。
プ１１との結線のために配線７を経て所定の位置
に端子８を出しておく。
下側のチツプ１１には、入出力回路（Ｉ／Ｏバ
ツフア）領域１２と該回路への配線１３と、上側
のチツプ１との結線のための端子１４と、外部接
続端子６を設ける。このチツプもＩ／Ｏセルをコ
ンピユータにより配置配線する。
ツフア）領域１２と該回路への配線１３と、上側
のチツプ１との結線のための端子１４と、外部接
続端子６を設ける。このチツプもＩ／Ｏセルをコ
ンピユータにより配置配線する。
また点線で図示されるように、上側のチツプサ
イズが変わつても対応できるようにする。
イズが変わつても対応できるようにする。
第２図は上下のチツプを重ねて結線をしたLSI
の断面図を示す。
の断面図を示す。
図において、入出力回路を設けた下側のチツプ
１１の上に、論理回路を設けた上側のチツプ１を
フエイスアツプに載せ、対応する上下の端子８と
１４を結線する。結線はレーザによるメタルの溶
融等の方法を用いて行うことができる。結線後は
チツプ上を保護膜１５で覆う。１６と１７はパツ
ケージを示す。
１１の上に、論理回路を設けた上側のチツプ１を
フエイスアツプに載せ、対応する上下の端子８と
１４を結線する。結線はレーザによるメタルの溶
融等の方法を用いて行うことができる。結線後は
チツプ上を保護膜１５で覆う。１６と１７はパツ
ケージを示す。
以後、通常の組立工程等を経てLSIを完成す
る。
る。
つぎに他の実施例を第４図ａ乃至ｃに示す。
第４図ａにおいて、下側チツプ２１は入出力回
路用チツプで、中央部は上にのせるチツプのため
の空きスペース２２をつくる。チツプ周辺には入
出力回路２３をバイポーラで形成する。
路用チツプで、中央部は上にのせるチツプのため
の空きスペース２２をつくる。チツプ周辺には入
出力回路２３をバイポーラで形成する。
上側のチツプ２４にはCMOS等で論理回路を
形成する。
形成する。
２５と２６は上下のチツプの接続用パツドで、
ボンデイングワイヤ２７により結線される。
ボンデイングワイヤ２７により結線される。
以後、通常の組立工程等を経てLSIを完成す
る。
る。
このような構成では次のような利点を有する。
内部論理はCMOSで低消費電力で、入出力
はバイポーラで大電力が扱える。
はバイポーラで大電力が扱える。
高インピーダンスの入力は、CMOSへ直接
入れることもできる。
入れることもできる。
入力のインピーダンスを高くしたいときは、外
部接続端子から下側チツプ、、下側チツプから上
側チツプへと２度ボンデイングして、上側チツプ
のCMOSへ直接入れることができる。
部接続端子から下側チツプ、、下側チツプから上
側チツプへと２度ボンデイングして、上側チツプ
のCMOSへ直接入れることができる。
またCMOSの出力をそのままフルスイングで
見たいときは、上記と反対の径路で直かに出力す
ることもできる。
見たいときは、上記と反対の径路で直かに出力す
ることもできる。
下側チツプは相当に大きくなるが、第４図(b)
に示されるように、アクテイブ領域が少ないた
め、歩留りはあまり悪くならない。
に示されるように、アクテイブ領域が少ないた
め、歩留りはあまり悪くならない。
上側チツプは従来のLSIがそのまま使え、下
側チツプを変えることにより入出力特性を変え
ることができる。
側チツプを変えることにより入出力特性を変え
ることができる。
入出力特性に制約されないで、論理回路の設
計ができる。
計ができる。
第４図ｃは上下のチツプを重ねて結線をした
LSIの断面図である。
LSIの断面図である。
図において、２１は上側チツプ、２４は下側チ
ツプ、２７はボンデイングワイヤ、２８と２９は
パツケージを示す。
ツプ、２７はボンデイングワイヤ、２８と２９は
パツケージを示す。
実施例では、上のチツプはCMOS、下のチツ
プはバイポーラのプロセスで行つたが、この逆で
もよいし、またプロセス条件の異なる同じプロセ
スで行つてもよい。
プはバイポーラのプロセスで行つたが、この逆で
もよいし、またプロセス条件の異なる同じプロセ
スで行つてもよい。
以上詳細に説明したように本発明によれば、論
理回路は周囲に配置された入出力回路による制約
を受けることなく自由に設計でき、また論理回路
を固定して、入出力特性を変えることもできる。
理回路は周囲に配置された入出力回路による制約
を受けることなく自由に設計でき、また論理回路
を固定して、入出力特性を変えることもできる。
また論理回路と入出力回路それぞれに最適プロ
セスを適用することができる。
セスを適用することができる。
さらに、顧客の要求するゲート規模に応じたゲ
ートアレイが100％の自動配置配線で作れ、入出
力回路、パツケージ、試験治具が標準化されコス
トパーフオマンスが上がる。
ートアレイが100％の自動配置配線で作れ、入出
力回路、パツケージ、試験治具が標準化されコス
トパーフオマンスが上がる。
第１図は本発明の実施例を示すLSIの斜視図、
第２図は上下のチツプを重ねて結線をしたLSIの
断面図、第３図は従来例により配線前のゲートア
レイの平面図、第４図ａ乃至ｃは本発明による他
の実施例を説明する平面図、下側チツプの平面
図、断面図である。 図において、１は半導体チツプ、２は論理回路
領域、３は基本セル列、４は配線領域、５は入出
力回路領域、６は外部接続用端子、７と１３は配
線、８と１４は端子、１１は下側のチツプ、１２
は入出力回路領域、２１は上側チツプ、２２は空
きスペース、２３は入出力回路、２４は上側のチ
ツプ、２５と２６は接続用パツド、２７はボンデ
イングワイヤ、２８はパツケージ、を示す。
第２図は上下のチツプを重ねて結線をしたLSIの
断面図、第３図は従来例により配線前のゲートア
レイの平面図、第４図ａ乃至ｃは本発明による他
の実施例を説明する平面図、下側チツプの平面
図、断面図である。 図において、１は半導体チツプ、２は論理回路
領域、３は基本セル列、４は配線領域、５は入出
力回路領域、６は外部接続用端子、７と１３は配
線、８と１４は端子、１１は下側のチツプ、１２
は入出力回路領域、２１は上側チツプ、２２は空
きスペース、２３は入出力回路、２４は上側のチ
ツプ、２５と２６は接続用パツド、２７はボンデ
イングワイヤ、２８はパツケージ、を示す。
Claims (1)
- 【特許請求の範囲】 １ ２個の半導体チツプを重ねて結線してなり、 上側の半導体チツプは、複数の基本セル列を配
列し配線してなる論理回路を有し、 下側の半導体チツプは前記上側半導体チツプを
載せるためのチツプ搭載用領域と、その周囲に形
成された入出力回路領域とを有し、 前記チツプ搭載用領域は前記上側チツプを接続
するための配線１３と、異なるサイズの複数種類
の上側半導体チツプの端子に対応する位置に接続
用端子１４とを有し、前記下側半導体チツプが異
なるサイズの上側チツプに対して共用できるよう
に構成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178602A JPS6156441A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178602A JPS6156441A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6156441A JPS6156441A (ja) | 1986-03-22 |
| JPH0329182B2 true JPH0329182B2 (ja) | 1991-04-23 |
Family
ID=16051319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59178602A Granted JPS6156441A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6156441A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0525666Y2 (ja) * | 1990-06-12 | 1993-06-29 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0194637A (ja) * | 1987-10-06 | 1989-04-13 | Nec Corp | 半導体集積回路 |
| US7459772B2 (en) * | 2004-09-29 | 2008-12-02 | Actel Corporation | Face-to-face bonded I/O circuit die and functional logic circuit die system |
| JP5218319B2 (ja) * | 2009-07-27 | 2013-06-26 | 富士通セミコンダクター株式会社 | 半導体基板 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5352385U (ja) * | 1976-10-08 | 1978-05-04 |
-
1984
- 1984-08-28 JP JP59178602A patent/JPS6156441A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5352385U (ja) * | 1976-10-08 | 1978-05-04 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0525666Y2 (ja) * | 1990-06-12 | 1993-06-29 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6156441A (ja) | 1986-03-22 |
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