JPS6156441A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6156441A JPS6156441A JP59178602A JP17860284A JPS6156441A JP S6156441 A JPS6156441 A JP S6156441A JP 59178602 A JP59178602 A JP 59178602A JP 17860284 A JP17860284 A JP 17860284A JP S6156441 A JPS6156441 A JP S6156441A
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体チップの上に半導体チップを搭載してな
るＣｈｉｐ ｏｎ Ｃｈｉｐの半導体装置に関するもの
である。
るＣｈｉｐ ｏｎ Ｃｈｉｐの半導体装置に関するもの
である。
大規模集積回路（ＬＳＩ）の高機能化、高集積化により
、近年各種機能の回路を同−ＬＳＩ内に構成する場合が
多くなってきた。例えばＣＭＯＳとＴＴＬ、またはアナ
ログとＣＭＯ３のディジクル等の構成を有するＬＳＩの
要求に対し、同一チップ内に構成することは製造工程上
困難である。
、近年各種機能の回路を同−ＬＳＩ内に構成する場合が
多くなってきた。例えばＣＭＯＳとＴＴＬ、またはアナ
ログとＣＭＯ３のディジクル等の構成を有するＬＳＩの
要求に対し、同一チップ内に構成することは製造工程上
困難である。
無理をして強行しても歩留りの点で極めて不利である。
従って回路機能別に独立のチップを用いれば、それぞれ
に最適なプロセスが適用でき、各機能毎の特徴が生かせ
ることになり、そのため２チツプよりなる所謂Ｃｈｉｐ
ｏｎ ＣｈｉｐのＬＳＩが検討されるようになった。
に最適なプロセスが適用でき、各機能毎の特徴が生かせ
ることになり、そのため２チツプよりなる所謂Ｃｈｉｐ
ｏｎ ＣｈｉｐのＬＳＩが検討されるようになった。
一方ゲートアレイは、産業用、民生用等各分野で広く使
用され、機器の高機能化の要求より、集□積度がますま
す上がり数１０００〜数１００００ゲートのものが実用
化されるようになった。
用され、機器の高機能化の要求より、集□積度がますま
す上がり数１０００〜数１００００ゲートのものが実用
化されるようになった。
ゲートアレイはセミカスタムＬＳＩで、基本セルを前も
って作っておき、顧客の要望により基本セルを配線して
完成させるマスクスライスと呼ばれる設計方式を採用し
ており、短納期、多品種、比較的小量生産に適している
が、顧客のゲート規模に応じたゲートアレイが経済的に
作れるような構成が望まれる。
って作っておき、顧客の要望により基本セルを配線して
完成させるマスクスライスと呼ばれる設計方式を採用し
ており、短納期、多品種、比較的小量生産に適している
が、顧客のゲート規模に応じたゲートアレイが経済的に
作れるような構成が望まれる。
従来のＬＳＩの入出力回路は、内部回路と同一チップ上
に形成されているため、各の回路に最適プロセスが適用
できなたった。
に形成されているため、各の回路に最適プロセスが適用
できなたった。
以下に、ゲートアレイを例にとり図を用いて説明する。
第３図は従来例による配線前のゲートアレイの平面図で
ある。
ある。
図において、１は半導体チップ、２は論理回路領域でこ
の中に基本セル列３を間隔をおいて縦に多数配列する。
の中に基本セル列３を間隔をおいて縦に多数配列する。
配線領域４はこの列の間隔を用い、 る、５は
論理回路領域２の周囲に配設された入出力回路領域、６
は外部接続用端子を示す。
論理回路領域２の周囲に配設された入出力回路領域、６
は外部接続用端子を示す。
基本セル列３を形成後、その上に通常２層配線を行い、
顧客の要望に応じて、基本セル間を配線する。この場合
第１層目配線は縦方向、第２店目配線は横方向にコンピ
ュータによる自動配線を行う。しかし基本セルの利用率
が９０％を越えると、限られた配線領域４の中に自動で
配線できる率が少なくなり、回路によっては未結線が生
ずることがある。
顧客の要望に応じて、基本セル間を配線する。この場合
第１層目配線は縦方向、第２店目配線は横方向にコンピ
ュータによる自動配線を行う。しかし基本セルの利用率
が９０％を越えると、限られた配線領域４の中に自動で
配線できる率が少なくなり、回路によっては未結線が生
ずることがある。
未結線が出ると、自動設計による配線図を一旦打ち出し
て、未結線部を人間が見つけ、空所を捜すか、あるいは
一旦自動配線された線を他の場所に移動させて、未結線
部を手でもって引き、後マスク図面に変換する。
て、未結線部を人間が見つけ、空所を捜すか、あるいは
一旦自動配線された線を他の場所に移動させて、未結線
部を手でもって引き、後マスク図面に変換する。
ＬＳＩの高集積化に伴って、Ｄ１００Ｏゲート以上にな
ると、ますます未結線のでる確率が増える。
ると、ますます未結線のでる確率が増える。
その都度子で引いていては、納期が間にあわなくなり、
ミスも増える。
ミスも増える。
これに対して未結線処理を自動化するためには、配線領
域４をさらに増やすか基本セル列３の数をヤやｔ’Ｊｔ
ｆｘ７！Ｊ＜＠え６ ｈ ４１ｙ＜、。０よ、９□３．
５ （計の都度論理回路ｗｔ域２の周囲に配置され
た入出力回路領域、チップサイズ、チップの試験治具、
あるいはパッケージを変更しなければならないことにな
る。
域４をさらに増やすか基本セル列３の数をヤやｔ’Ｊｔ
ｆｘ７！Ｊ＜＠え６ ｈ ４１ｙ＜、。０よ、９□３．
５ （計の都度論理回路ｗｔ域２の周囲に配置され
た入出力回路領域、チップサイズ、チップの試験治具、
あるいはパッケージを変更しなければならないことにな
る。
そのためゲートアレイはある程度の規模毎にシリーズ化
されている。例えば１０００ゲート、２０００ゲート、
４０００ゲートとシリーズ化されており、中間規模の要
求があったとき、例えば２５００ゲートの規模のＬＳＩ
を製造したいときは４０００ゲート規模のものとして作
らねばならない。従って利用しないゲートは無駄となり
、チップサイズも大きくなる・ 〔発明が解決しようとする問題点Ｊ 論理回路は周囲に配置された入出力回路による制約を受
は自由に設計できない。
されている。例えば１０００ゲート、２０００ゲート、
４０００ゲートとシリーズ化されており、中間規模の要
求があったとき、例えば２５００ゲートの規模のＬＳＩ
を製造したいときは４０００ゲート規模のものとして作
らねばならない。従って利用しないゲートは無駄となり
、チップサイズも大きくなる・ 〔発明が解決しようとする問題点Ｊ 論理回路は周囲に配置された入出力回路による制約を受
は自由に設計できない。
また論理回路を固定して、入出力特性を変えることはで
きない。
きない。
論理回路と入出力回路それぞれに最適プロセスを適用す
ることはできない。
ることはできない。
さらに、あらゆる規模のゲートアレイの要求に対して上
述のようにコストパフォーマンスの点で無駄を生じる場
合がある。
述のようにコストパフォーマンスの点で無駄を生じる場
合がある。
上記問題点の解決は、２個の半導体チップを重ねて結線
してなり、第１の半導体チップには入出力回路が、第２
の半導体チップには入出力回路以外の回路が形成されて
いる本発明による半導体装置により達成される。
してなり、第１の半導体チップには入出力回路が、第２
の半導体チップには入出力回路以外の回路が形成されて
いる本発明による半導体装置により達成される。
論理回路と入出力回路をそれぞれ別々のチ、、プに形成
することにより、各チップはそれぞれの回路形成に最適
のプロセスを選択でき、また論理回路は入出力回路の配
置による制約を受けることなく、１００％の自動配線が
可能になるように自由に設計できる。さらに入出力回路
の配置を標準化することにより、パッケージ、試験治具
が標準化される。
することにより、各チップはそれぞれの回路形成に最適
のプロセスを選択でき、また論理回路は入出力回路の配
置による制約を受けることなく、１００％の自動配線が
可能になるように自由に設計できる。さらに入出力回路
の配置を標準化することにより、パッケージ、試験治具
が標準化される。
第１図は本発明の実施例を示すＬＳＩの斜視図である。
図において、上側のチ・７プ１には論理回路領域２を設
け、ゲート規模に応じて配設する基本セル列３の数を変
え、これによってチップサイズを定める。ただし回路に
よっては未結線がでる場合があるので、その場合は例え
ば基本セル３の列を増加させて、再び自動配置配線を行
うことにより、１００％の自動配線が可能になるように
する。
け、ゲート規模に応じて配設する基本セル列３の数を変
え、これによってチップサイズを定める。ただし回路に
よっては未結線がでる場合があるので、その場合は例え
ば基本セル３の列を増加させて、再び自動配置配線を行
うことにより、１００％の自動配線が可能になるように
する。
このチップには入出力回路はなく、下側のチップ１１と
の結線のために配線７を経て所定の位置に端子８を出し
°ζおく。
の結線のために配線７を経て所定の位置に端子８を出し
°ζおく。
下側のチップ１１には、入出力回路（■１０バッファ）
領域１２と該回路への配線１３と、上側のチップ１との
結線のための端子１４と、外部接続端子６を設ける。こ
のチップもＩ１０セルをコンピュータにより配置配線す
る。
領域１２と該回路への配線１３と、上側のチップ１との
結線のための端子１４と、外部接続端子６を設ける。こ
のチップもＩ１０セルをコンピュータにより配置配線す
る。
また点線で図示されるように、上側のチップサイズが変
わっても対応できるようにする。
わっても対応できるようにする。
第２図は上下のチップを重ねて結線をしたＬＳｌｌ
Ｉの断面図を示す。
Ｉの断面図を示す。
図において、入出力回路を設けた下側のチップ１１の上
に、論理回路を設けた上側のチップ１をフェイスアンプ
に載せ、対応する上下の端子８と１４を結線する。結線
はレーデによるメタルの熔融等の方法を用いて行うこと
ができる。結線後はチンフχヒを保護膜１５で覆う。１
６と１７はパッケージを示す。
に、論理回路を設けた上側のチップ１をフェイスアンプ
に載せ、対応する上下の端子８と１４を結線する。結線
はレーデによるメタルの熔融等の方法を用いて行うこと
ができる。結線後はチンフχヒを保護膜１５で覆う。１
６と１７はパッケージを示す。
以後、通常の組立工程等を経てＬＳＩを完成する。
つぎに他の実施例を第４図（ａｌ乃至（Ｃ１に示す。
第４図！ａ）において、下側アンプ２１は入出力回路用
チップで、中央部は上にのせるチップのための空きスペ
ース２２をつくる。チップ周辺には入出力回路２３をバ
イポーラで形成する。
チップで、中央部は上にのせるチップのための空きスペ
ース２２をつくる。チップ周辺には入出力回路２３をバ
イポーラで形成する。
上側のチップ２４にはＣＭＯＳ等で論理回路を形成する
。
。
２５と２６は上下のチップの接続用パッドで、ボンディ
ングワイヤ２７により結線される。
ングワイヤ２７により結線される。
以後、通常の組立工程等を経てＬＳＩを完成する・
１このような構成では次のような利点を有する。
１このような構成では次のような利点を有する。
ｉ、内部論理は０ＭＯ３で低消費電力で、入出力回路は
バイポーラで大電力が扱える。
バイポーラで大電力が扱える。
、、高インピーダンスの入力は、０ＭＯ３へ直接入れる
こともできる。
こともできる。
人力のインピーダンスを高くしたいときは、外部接続端
子から下側チップ、下側チップから上側チップへと２度
ボンディングして、上側チップの０ＭＯ３へ直接入れる
ことができる。
子から下側チップ、下側チップから上側チップへと２度
ボンディングして、上側チップの０ＭＯ３へ直接入れる
ことができる。
また０ＭＯ３の出力をそのままフルスイングで見たいと
きは、上記と反対の径路で直かに出力することもできる
。
きは、上記と反対の径路で直かに出力することもできる
。
ｉｉｉ 、下側チップは相当に大ぎくなるが、第４図ｆ
ｂ）に示されるように、アクティブ領域が少ないため、
歩留りはあまり悪くならない。
ｂ）に示されるように、アクティブ領域が少ないため、
歩留りはあまり悪くならない。
ｉｖ、上側チップは従来のＬＳＩがそのまま使え、下側
チップを変えることにより入出力特性を変えることがで
きる。
チップを変えることにより入出力特性を変えることがで
きる。
■、入出力特性に制約されないで、論理回路の設計がで
きる。
きる。
第４図（Ｃ１は上下のチップを重ねて結線をしたＬｓｒ
の断面図である。
の断面図である。
図において、２１は上側チップ、２４は下側チップ、２
７はボンディングワイヤ、２８と２９はパッケージを示
す。
７はボンディングワイヤ、２８と２９はパッケージを示
す。
実施例では、上のチップは０ＭＯ３，下のチップはバイ
ポーラのプロセスで行ったが、この逆でもよいし、また
プロセス条件の異なる同じプロセスで行ってもよい。
ポーラのプロセスで行ったが、この逆でもよいし、また
プロセス条件の異なる同じプロセスで行ってもよい。
以上詳岬に説明したように本発明によれば、論理回路は
周囲に配置された入出力回路による制約を受けることな
く自由に設計でき、また論理回路を固定して、入出力特
性を変えることもできる。
周囲に配置された入出力回路による制約を受けることな
く自由に設計でき、また論理回路を固定して、入出力特
性を変えることもできる。
また論理回路と入出力回路それぞれにＱ通プロセスを適
用することができる。
用することができる。
さらに、顧客の要求するゲート規模に応じたゲートアレ
イが１００％の自動配置配線で作れ、入出力回路、パッ
ケージ、試験冶具が標準化されコストパーフォマンスが
上がる。
イが１００％の自動配置配線で作れ、入出力回路、パッ
ケージ、試験冶具が標準化されコストパーフォマンスが
上がる。
第１図は本発明の実施例を示すＬＳＩの斜視図、第２図
は上下のチップを重ねて結線をしたＬＳ■の断面図、 第３図は従来例による配線前のゲートアレイの平面図、 第４図ｔａ＋乃至（Ｃ１は本発明による他の実施例を説
明する平面図、下側チップの平面図、断面図である。 図において、 １は半導体子ツブ、 ２は論理回路領域、３は基本セル
列、 ４は配線領域、５は入出力回路領域、６は外
部接続用端子、７と１３は配線、 ８と１４は端
子１１に下側のチップ、 １２は入出力回路領域、２Ｉ
は上側チップ、 ２２“は空きスペース、２３は入出
力回路、 ２４は上側のチップ、２５と２６は接続用
パッド、 ２７ばボンディングワイヤ、 ２）（はパソゲージ を示す。 ％１２
は上下のチップを重ねて結線をしたＬＳ■の断面図、 第３図は従来例による配線前のゲートアレイの平面図、 第４図ｔａ＋乃至（Ｃ１は本発明による他の実施例を説
明する平面図、下側チップの平面図、断面図である。 図において、 １は半導体子ツブ、 ２は論理回路領域、３は基本セル
列、 ４は配線領域、５は入出力回路領域、６は外
部接続用端子、７と１３は配線、 ８と１４は端
子１１に下側のチップ、 １２は入出力回路領域、２Ｉ
は上側チップ、 ２２“は空きスペース、２３は入出
力回路、 ２４は上側のチップ、２５と２６は接続用
パッド、 ２７ばボンディングワイヤ、 ２）（はパソゲージ を示す。 ％１２
Claims (3)
- （１）２個の半導体チップを重ねて結線してなり、第１
の半導体チップには入出力回路が、第２の半導体チップ
には入出力回路以外の回路が形成されていることを特徴
とする半導体装置。 - （２）前記入出力回路以外の回路が、複数の基本セル列
を配列し配線してなる論理回路であることを特徴とする
特許請求の範囲第１項記載の半導体装置。 - （３）前記第１の半導体チップは任意の大きさを有する
第２の半導体チップと結線可能になるように接続用端子
を備えていることを特徴とする特許請求の範囲第１項記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178602A JPS6156441A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178602A JPS6156441A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6156441A true JPS6156441A (ja) | 1986-03-22 |
| JPH0329182B2 JPH0329182B2 (ja) | 1991-04-23 |
Family
ID=16051319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59178602A Granted JPS6156441A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6156441A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0194637A (ja) * | 1987-10-06 | 1989-04-13 | Nec Corp | 半導体集積回路 |
| EP1794793A2 (en) * | 2004-09-29 | 2007-06-13 | Actel Corporation | Face to face bonded i/o circuit die and functional logic circuit die system |
| JP2009260373A (ja) * | 2009-07-27 | 2009-11-05 | Fujitsu Microelectronics Ltd | 半導体装置及びその製造方法及び半導体基板 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0525666Y2 (ja) * | 1990-06-12 | 1993-06-29 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5352385U (ja) * | 1976-10-08 | 1978-05-04 |
-
1984
- 1984-08-28 JP JP59178602A patent/JPS6156441A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5352385U (ja) * | 1976-10-08 | 1978-05-04 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0194637A (ja) * | 1987-10-06 | 1989-04-13 | Nec Corp | 半導体集積回路 |
| EP1794793A2 (en) * | 2004-09-29 | 2007-06-13 | Actel Corporation | Face to face bonded i/o circuit die and functional logic circuit die system |
| EP1794793A4 (en) * | 2004-09-29 | 2009-11-18 | Actel Corp | FACE-TO-FACE-LINKED I / O SWITCHING MATRIZE AND SWITCHING MATRIZE SYSTEM WITH FUNCTIONAL LOGIC |
| JP2009260373A (ja) * | 2009-07-27 | 2009-11-05 | Fujitsu Microelectronics Ltd | 半導体装置及びその製造方法及び半導体基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0329182B2 (ja) | 1991-04-23 |
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