JP2809945B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2809945B2
JP2809945B2 JP4295811A JP29581192A JP2809945B2 JP 2809945 B2 JP2809945 B2 JP 2809945B2 JP 4295811 A JP4295811 A JP 4295811A JP 29581192 A JP29581192 A JP 29581192A JP 2809945 B2 JP2809945 B2 JP 2809945B2
Authority
JP
Japan
Prior art keywords
array
semiconductor chip
based semiconductor
terminals
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP4295811A
Other languages
English (en)
Other versions
JPH06151641A (ja
Inventor
浩由樹 小園
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP4295811A priority Critical patent/JP2809945B2/ja
Priority to KR1019930023174A priority patent/KR0135734B1/ko
Priority to US08/145,528 priority patent/US5399904A/en
Publication of JPH06151641A publication Critical patent/JPH06151641A/ja
Application granted granted Critical
Publication of JP2809945B2 publication Critical patent/JP2809945B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49531—Additional leads the additional leads being a wiring board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
アレイ系半導体装置に関するものである。
【０００２】
【従来の技術】アレイ系半導体装置は生産量は少ないが
多くの品種を開発する必要があり、信頼性の高い半導体
装置を短期間に低コストで設計することが求められる。
特に、レイアウト設計（回路ブロックの配置と各ブロッ
ク間の配線）を短期間に行う必要がある。
【０００３】従来のアレイ系半導体装置を図４乃至図５
より説明する。図４は、アレイ系半導体チップが搭載さ
れたアレイ系半導体装置を示す概略図である。アレイ系
半導体チップ５１はリ−ドフレ−ム５２と一体成形され
ているアイランド５３上にマウントされ、アレイ系半導
体チップ５１とリ−ドフレ−ム５２とをボンディングワ
イヤ５４により接続し、樹脂５５により封止される。次
に、同図中の点線で囲まれたアレイ系半導体チップ５１
を含む部分の平面図を図５に示す。アイランド５３上に
マウントされたアレイ系半導体チップ５１は各辺端に複
数のパッド５６が形成されており、それらパッド５６と
リ−ドフレ−ム５２とはワイヤボンディングされてい
る。
【０００４】ここで、アレイ系半導体チップ５１の内に
は複数の回路ブロックが配置され、各回路ブロックの端
子間は配線されている。この配置及び配線のレイアウト
設計は、所望の品種に対応して設計される。設計をする
場合、所望の配線パタ−ンと予め設計された数種類の配
線パタ−ンとが合致すればよいが、少量多品種の製品で
はほとんど新たに配線パタ−ンを作成する必要がある。
また、配線パタ−ンを設計する際に求められることは、
チップサイズの大部分を占める配線領域を小さくしチッ
プサイズを小さくすることである。しかしながら、高集
積化に伴い配線パタ−ンは複雑となる。従って、設計期
間が長くなるため配線パタ−ンの設計に要するコストが
増大し、ひいてはアレイ系半導体装置のコストの増大に
繋っている。
【０００５】
【発明が解決しようとする課題】上述のように、アレイ
系半導体装置には短期間の開発が要求される。しかし、
品種に対応して配線パタ−ンを個別に設計する必要があ
るため、開発期間が長期化されると共に、設計コストが
増大する問題があった。
【０００６】それ故に、本発明は、アレイ系半導体チッ
プの配線パタ−ンを画一化し、コストの低減化を図ると
共に、短期間開発が可能な半導体装置を提供することが
目的である。
【０００７】
【課題を解決するための手段】本発明にかかるアレイ系
半導体装置は、リ−ドフレ−ム上に載置されたアレイ系
半導体チップと、上記アレイ系半導体チップを取り囲む
ように上記リ−ドフレ−ム上に載置された絶縁回路基板
とから構成される。上記絶縁回路基板は上記絶縁回路基
板の一辺と平行に少なくとも一つ以上の連結帯を有して
おり、上記連結帯は複数の端子を連結する。上記アレイ
系半導体チップ内に形成される各回路ブロック間の接続
は、上記回路のアレイ端子を上記アレイ系半導体チップ
の周囲に設けられるパッドにメタル配線し、上記パッド
を上記絶縁回路基板に形成された上記連結帯中に連なる
端子にボンディングワイヤにより接続することからな
る。また、上記絶縁回路基板は上記アレイ系半導体チッ
プと上記リ−ドフレ−ムとの接続にも用いられる。
【０００８】
【作用】上記構成によれば、上記アレイ系半導体チップ
内に形成される上記各回路ブロック間の配線パタ−ン
は、上記アレイ端子を上記パッドに接続するパタ−ンに
画一化することができる。上記アレイ端子間の接続は上
記パッドを介し、つまり上記パッドと接続する上記絶縁
回路基板の上記連結帯を介して接続される。それゆえ、
配線パタ−ンの設計に要するコストを低減でき、短期間
での開発が可能となる。
【０００９】
【実施例】以下、本発明による一実施例を図１乃至図３
より説明する。
【００１０】図１より、アレイ系半導体チップが搭載さ
れた半導体装置を説明する。リ−ドフレ−ム１１と一体
成形されたアイランド１２にマウントされたアレイ系半
導体チップ１３と、該アレイ系半導体チップ１３を取り
囲むようにリ−ドフレ−ム１１上に載置された絶縁回路
基板１４とから構成される。それらアレイ系半導体チッ
プ１３及び絶縁回路基板１４とはペ−スト（図示せず）
等によりダイボンディングされている。ボンディングワ
イヤ１５によりアレイ系半導体チップ１３と絶縁回路基
板１４及びリ−ドフレ−ム１１とを接続し、樹脂１６に
より封止され成形される。
【００１１】ここで、図２より絶縁回路基板１４の概略
を説明する。絶縁性基板２１上に複数の端子２２が形成
されており、それらの端子２２は互いに連結帯（金属
線）２３で連結している。連結帯２３は絶縁性基板２１
の辺と平行に数本配置される。また、端子２２はワイヤ
ボンディングに適した形状に形成される。
【００１２】次に、図１中において点線で囲まれるアレ
イ系半導体チップ１３と絶縁回路基板１４との接続の詳
細を図３より説明する。アレイ系半導体チップ１３に形
成された第一アレイ端子（図示せず）は第一パッド３１
に一対一でメタル配線により接続され、第一パッド３１
は絶縁回路基板１４に設けられる第一端子４１にボンデ
ィングワイヤ１５により接続される。同様に、第二アレ
イ端子（図示せず）と接続される第二パッド３２は第二
端子４２にワイヤボンディングされており、第三端子４
３はリ−ドフレ−ム１１にワイヤボンディングされてい
る。第一端子４１、第二端子４２及び第三端子４３は連
結帯２３により電気的に接続されているため、それら第
一端子４１及び第二端子４２それぞれに接続する第一ア
レイ端子及び第二アレイ端子間を電気的に接続すると共
にリ−ドフレ−ム１１に接続される。
【００１３】このように各アレイ端子間を絶縁回路基板
を介して接続する。従って、アレイ系半導体チップ内の
各アレイ端子間を接続するメタル配線パタ−ンは、アレ
イ端子とパッドとを一対一に接続する配線パタ−ンに画
一化することが可能である。なお、一本の連結帯に連な
る複数の端子の一部は、いずれにも接続されていないオ
−プンの状態でもかまわない。更に、絶縁回路基板から
リ−ドフレ−ムへの結線位置に自由度があるため、複数
チップが搭載されるマルチチップ等に用いられるリ−ド
フレ−ムの設計が容易となる。
【００１４】
【発明の効果】本発明によれば、アレイ系半導体チップ
と絶縁回路基板とを組みあわせることにより、アレイ系
半導体チップでの配線パタ−ンを画一化することができ
る。従って、配線設計に要するコストが大幅に低減する
ことができる。また、後工程によるアレイ組み合わせを
可能にしたことにより、開発・量産期間がト−タル三箇
月から一箇月へ短縮される。更に、リ−ドフレ−ムの設
計において複数のチップを有するマルチチップでは、特
に半導体チップのバッド位置が制限要因となっていた
が、この構造によりその制限を解除することが可能とな
る。
【図面の簡単な説明】
【図１】本発明による半導体装置の概略を示す図であ
る。
【図２】絶縁回路基板を模式的に示す平面図である。
【図３】図１において点線で囲まれた部分を示す平面図
である。
【図４】従来の半導体装置の概略を示す図である。
【図５】図４において点線で囲まれた部分を示す平面図
である。
【符号の説明】
１１…リ−ドフレ−ム、１２…アイランド、１３…アレ
イ系半導体チップ１４…絶縁回路基板、１５…ボンディ
ングワイヤ、１６…樹脂２１…絶縁性基板、２２…端
子、２３…連結帯３１…第一パッド、３２…第二パッド
４１…第一端子、４２…第二端子、４３…第三端子

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 アイランドと複数のリードとを有するリ
    ードフレームと、 上記アイランド上に載置され、複数のボンディングパッ
    ドとこのボンディングパッドに接続される複数の回路ブ
    ロックとを有するアレイ系の半導体チップと、４辺を有し、 各辺のそれぞれに沿って複数の端子が複数
    列配置され、各列の複数の端子はそれぞれ連結帯によっ
    て連結され、かつ中央に開口部を有しこの開口部によっ
    て上記半導体チップを取り囲むように上記アイランド上
    に載置される絶縁回路基板と、 上記ボンディングパッドを上記端子に接続する第１のグ
    ループのボンディングワイヤと、 上記端子を上記リードに接続する第２のグループのボン
    ディングワイヤとを具備したことを特徴とする半導体装
    置。
  2. 【請求項２】 前記第１のグループのボンディングワイ
    ヤにより前記ボンディングパッドを前記端子に接続する
    ことにより、実質的に前記複数の回路ブロック間を電気
    的に接続することを特徴とする請求項１に記載の半導体
    装置。
JP4295811A 1992-11-05 1992-11-05 半導体装置 Expired - Fee Related JP2809945B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP4295811A JP2809945B2 (ja) 1992-11-05 1992-11-05 半導体装置
KR1019930023174A KR0135734B1 (ko) 1992-11-05 1993-11-03 반도체장치
US08/145,528 US5399904A (en) 1992-11-05 1993-11-04 Array type semiconductor device having insulating circuit board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4295811A JP2809945B2 (ja) 1992-11-05 1992-11-05 半導体装置

Publications (2)

Publication Number Publication Date
JPH06151641A JPH06151641A (ja) 1994-05-31
JP2809945B2 true JP2809945B2 (ja) 1998-10-15

Family

ID=17825476

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4295811A Expired - Fee Related JP2809945B2 (ja) 1992-11-05 1992-11-05 半導体装置

Country Status (3)

Country Link
US (1) US5399904A (ja)
JP (1) JP2809945B2 (ja)
KR (1) KR0135734B1 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5444303A (en) * 1994-08-10 1995-08-22 Motorola, Inc. Wire bond pad arrangement having improved pad density
US5751015A (en) * 1995-11-17 1998-05-12 Micron Technology, Inc. Semiconductor reliability test chip
JP3545200B2 (ja) * 1997-04-17 2004-07-21 シャープ株式会社 半導体装置
US5903057A (en) * 1997-11-07 1999-05-11 Intel Corporation Semiconductor device that compensates for package induced delay
US6351040B1 (en) * 1998-01-22 2002-02-26 Micron Technology, Inc. Method and apparatus for implementing selected functionality on an integrated circuit device
JP2000021939A (ja) 1998-06-29 2000-01-21 Mitsubishi Electric Corp 突起電極付半導体チップおよびその検査方法
JP2001196529A (ja) * 2000-01-17 2001-07-19 Mitsubishi Electric Corp 半導体装置及びその配線方法
US6538337B2 (en) * 2000-08-17 2003-03-25 Samsung Electronics Co., Ltd. Ball grid array package for providing constant internal voltage via a PCB substrate routing configuration
DE10057494A1 (de) * 2000-11-20 2002-06-13 Siemens Ag Anordnung auf einem Schaltungsträger und einer Leiterplatte oder einer Leiterplattenanordnung
JP3639226B2 (ja) * 2001-07-05 2005-04-20 松下電器産業株式会社 半導体集積回路装置、実装基板および実装体
US6838751B2 (en) * 2002-03-06 2005-01-04 Freescale Semiconductor Inc. Multi-row leadframe
US20030232069A1 (en) * 2002-06-12 2003-12-18 Denise Horton Cosmetic appliance and method of use
US7323765B2 (en) * 2004-10-13 2008-01-29 Atmel Corporation Die attach paddle for mounting integrated circuit die
JP4703300B2 (ja) * 2005-07-20 2011-06-15 富士通セミコンダクター株式会社 中継基板及び当該中継基板を備えた半導体装置
US9324639B2 (en) 2014-07-03 2016-04-26 Stmicroelectronics S.R.L. Electronic device comprising an improved lead frame

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6290953A (ja) * 1985-10-01 1987-04-25 Fujitsu Ltd 樹脂封止型半導体装置
JPH03166755A (ja) * 1989-11-27 1991-07-18 Seiko Epson Corp 半導体集積回路用リードフレーム
US5264730A (en) * 1990-01-06 1993-11-23 Fujitsu Limited Resin mold package structure of integrated circuit
US5227662A (en) * 1990-05-24 1993-07-13 Nippon Steel Corporation Composite lead frame and semiconductor device using the same
US5053852A (en) * 1990-07-05 1991-10-01 At&T Bell Laboratories Molded hybrid IC package and lead frame therefore
JPH06103722B2 (ja) * 1990-09-14 1994-12-14 松下電工株式会社 半導体パッケージ
JP2793899B2 (ja) * 1990-09-26 1998-09-03 住友金属鉱山株式会社 樹脂製接着剤の接着・硬化方法
US5168368A (en) * 1991-05-09 1992-12-01 International Business Machines Corporation Lead frame-chip package with improved configuration
US5220195A (en) * 1991-12-19 1993-06-15 Motorola, Inc. Semiconductor device having a multilayer leadframe with full power and ground planes

Also Published As

Publication number Publication date
KR0135734B1 (ko) 1998-04-22
US5399904A (en) 1995-03-21
KR940012578A (ko) 1994-06-23
JPH06151641A (ja) 1994-05-31

Similar Documents

Publication Publication Date Title
JP2809945B2 (ja) 半導体装置
US6204562B1 (en) Wafer-level chip scale package
JP4456889B2 (ja) 積層型半導体パッケージ及びその製造方法
JPH0661406A (ja) 半導体装置及び半導体装置の製造方法及びテ−プキャリア
JP3643706B2 (ja) 半導体装置
US6639308B1 (en) Near chip size semiconductor package
JPH04307943A (ja) 半導体装置
US6469395B1 (en) Semiconductor device
US20090001534A1 (en) Two-sided die in a four-sided leadframe based package
JPH07153904A (ja) 積層形半導体装置の製造方法及びそれによる半導体パッケージ
JPS6028256A (ja) 半導体装置
US8058099B2 (en) Method of fabricating a two-sided die in a four-sided leadframe based package
KR19990024255U (ko) 적층형 볼 그리드 어레이 패키지
JPH06232315A (ja) 半導体装置用リードフレーム
JPH05235245A (ja) 半導体集積回路装置
JPH0499056A (ja) 複合集積回路チップ
JPH0661289A (ja) 半導体パッケージ及びこれを用いた半導体モジュール
KR100258607B1 (ko) 리드 온 칩 타입의 칩 스케일 반도체 패키지 구조 및 제조방법
JPH0547995A (ja) マルチチツプモジユール
JPH0124933Y2 (ja)
KR950004211Y1 (ko) 디램 모듈
JPH05304241A (ja) 半導体装置
JP2949951B2 (ja) 半導体装置
JPH1041454A (ja) マルチチップパッケージ構造
JPH01228156A (ja) 混成集積回路装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees