JPH06232315A - 半導体装置用リードフレーム - Google Patents
半導体装置用リードフレームInfo
- Publication number
- JPH06232315A JPH06232315A JP5299776A JP29977693A JPH06232315A JP H06232315 A JPH06232315 A JP H06232315A JP 5299776 A JP5299776 A JP 5299776A JP 29977693 A JP29977693 A JP 29977693A JP H06232315 A JPH06232315 A JP H06232315A
- Authority
- JP
- Japan
- Prior art keywords
- leads
- lead
- semiconductor device
- semiconductor
- internal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
- H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】 この発明は、半導体装置用リードフレームに
関し、モールディング工程時のモールディング樹脂の流
入圧力の不均衡による内部リード及びワイヤの変形を防
止して垂直実装型半導体パッケージの信頼性を向上させ
ることを目的とする。 【構成】 この発明による半導体装置用リードフレーム
は、多数個の外部リード１２から中央部まで延長されて
配列形成された多数個の内部リード１１と、前記内部リ
ード１１の中央部に対向され、一定の間隔で配列形成さ
れた多数個のダミーリード１５と、前記ダミーリード１
５を支持しているサイドバー１７と、前記内部リード１
１とサイドバー１７を支持しているサポートバー１４
と、前記内部リード１１とダミーリード１５の上部に半
導体チップ２１が実装されるようにして内部リード１１
とワイヤボンディングされるようにチップの中央部に多
数個のパッドを持つボンディングパッドからなることを
特徴とする。
関し、モールディング工程時のモールディング樹脂の流
入圧力の不均衡による内部リード及びワイヤの変形を防
止して垂直実装型半導体パッケージの信頼性を向上させ
ることを目的とする。 【構成】 この発明による半導体装置用リードフレーム
は、多数個の外部リード１２から中央部まで延長されて
配列形成された多数個の内部リード１１と、前記内部リ
ード１１の中央部に対向され、一定の間隔で配列形成さ
れた多数個のダミーリード１５と、前記ダミーリード１
５を支持しているサイドバー１７と、前記内部リード１
１とサイドバー１７を支持しているサポートバー１４
と、前記内部リード１１とダミーリード１５の上部に半
導体チップ２１が実装されるようにして内部リード１１
とワイヤボンディングされるようにチップの中央部に多
数個のパッドを持つボンディングパッドからなることを
特徴とする。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置用のリード
フレームに関し、もっと詳しくはリードオンチップ（以
下ＬＯＣという）またはチップオンリード（以下ＣＯＬ
という）などのような半導体チップの実装方法で主に用
いる垂直実装型半導体装置リードフレームの一方の側に
半導体チップと接着されるダミーリード（Dummy Lead）
を形成して半導体装置の信頼性を向上させることができ
るようにした半導体装置用のリードフレームに関する。
フレームに関し、もっと詳しくはリードオンチップ（以
下ＬＯＣという）またはチップオンリード（以下ＣＯＬ
という）などのような半導体チップの実装方法で主に用
いる垂直実装型半導体装置リードフレームの一方の側に
半導体チップと接着されるダミーリード（Dummy Lead）
を形成して半導体装置の信頼性を向上させることができ
るようにした半導体装置用のリードフレームに関する。
【０００２】
【従来の技術】近頃の半導体産業の発達により、半導体
チップのメモリ容量が増加し、入出力端子の数が増加
し、信号処理速度及び消費電力量が増加して、高密度実
装の要求などが加速化している趨勢にある。
チップのメモリ容量が増加し、入出力端子の数が増加
し、信号処理速度及び消費電力量が増加して、高密度実
装の要求などが加速化している趨勢にある。
【０００３】このような、半導体チップの高集積化の趨
勢は、リードフレームのリード数を増加させてリードの
間隔を減少し、リード自体の大きさも減少することにな
りリードフレームの設計及び製造が難しくなっている。
従って、半導体パッケージのいろいろな種類の製造工程
及び方法に絶え間ない変化が要求されている。
勢は、リードフレームのリード数を増加させてリードの
間隔を減少し、リード自体の大きさも減少することにな
りリードフレームの設計及び製造が難しくなっている。
従って、半導体パッケージのいろいろな種類の製造工程
及び方法に絶え間ない変化が要求されている。
【０００４】また、半導体チップの信号処理速度及び消
費電力量の増加により半導体チップ自体から多量の熱が
発生し、このような熱を発散させるために熱拡散が優れ
た材質からなるヒートシンクを半導体パッケージに別に
取り付けるとか、また半導体パッケージ自体に熱伝導性
の優れた物質を選択するようになっている。
費電力量の増加により半導体チップ自体から多量の熱が
発生し、このような熱を発散させるために熱拡散が優れ
た材質からなるヒートシンクを半導体パッケージに別に
取り付けるとか、また半導体パッケージ自体に熱伝導性
の優れた物質を選択するようになっている。
【０００５】また、単位面積当りの半導体チップの実装
密度を向上させるために半導体チップを印刷回路基板上
に直接実装するＣＯＢ（チップオンボード）方法や、積
層パッケージ方法などが開発使用されており、これによ
り半導体パッケージの重要性が日増しに増加している。
密度を向上させるために半導体チップを印刷回路基板上
に直接実装するＣＯＢ（チップオンボード）方法や、積
層パッケージ方法などが開発使用されており、これによ
り半導体パッケージの重要性が日増しに増加している。
【０００６】このような、半導体パッケージでは、通常
のリードフレームのダイパッド上に半導体チップを実装
したあと、モールディング部材でパッケージ体を形成す
るモールディングパッケージがひろく使われている。こ
のような、モールディング型パッケージは、さらに水平
形と垂直形に区別できる。
のリードフレームのダイパッド上に半導体チップを実装
したあと、モールディング部材でパッケージ体を形成す
るモールディングパッケージがひろく使われている。こ
のような、モールディング型パッケージは、さらに水平
形と垂直形に区別できる。
【０００７】前記水平型パッケージは、メモリカードや
薄型パーソナルコンピューターなどの小型または薄型の
機器に使われ、パッケージの形状によりリードがパッケ
ージ体の一方向へだけ突出されているＳＯＰ（シングル
インラインパッケージ）型と、リードが二方向へ突出さ
れているＤＩＰ（ジュアルインラインパッケージ）型、
そして前記のリードが四方向全てに突出されているＱＦ
Ｐ（クァッドフラットパッケージ）型などがある。
薄型パーソナルコンピューターなどの小型または薄型の
機器に使われ、パッケージの形状によりリードがパッケ
ージ体の一方向へだけ突出されているＳＯＰ（シングル
インラインパッケージ）型と、リードが二方向へ突出さ
れているＤＩＰ（ジュアルインラインパッケージ）型、
そして前記のリードが四方向全てに突出されているＱＦ
Ｐ（クァッドフラットパッケージ）型などがある。
【０００８】また、異なる高さの部品が交じっている基
板の空き空間を活用して基板の小型化を図るとか、主記
憶装置の主要部分に汎用メモリパッケージを大量に用い
機器の軽量化、大容量化、高速化を必要とされる場合に
垂直型パッケージが近頃注目されている。
板の空き空間を活用して基板の小型化を図るとか、主記
憶装置の主要部分に汎用メモリパッケージを大量に用い
機器の軽量化、大容量化、高速化を必要とされる場合に
垂直型パッケージが近頃注目されている。
【０００９】このような、垂直型パッケージは、リード
がパッケージ体の一方の側から突出されて両方向へ折曲
されて基板に装着されるＺＩＰ（ジグザグインラインパ
ッケージ）であり基板に両面実装される場合に基板の多
層配線及び一括リフローが困難であるなどの問題点があ
った。
がパッケージ体の一方の側から突出されて両方向へ折曲
されて基板に装着されるＺＩＰ（ジグザグインラインパ
ッケージ）であり基板に両面実装される場合に基板の多
層配線及び一括リフローが困難であるなどの問題点があ
った。
【００１０】前述した問題点を解決するために開発され
たものが図３に示されている垂直表面実装型パッケージ
３０（以下ＳＭＰという）であって、外部リード３１が
パッケージ体３３の一辺へ集中突出されて折曲されてお
り、また、前記外部リード３１の外側の両端からＬ字形
に両方向へ折曲された支持リード３２により垂直に実装
される。
たものが図３に示されている垂直表面実装型パッケージ
３０（以下ＳＭＰという）であって、外部リード３１が
パッケージ体３３の一辺へ集中突出されて折曲されてお
り、また、前記外部リード３１の外側の両端からＬ字形
に両方向へ折曲された支持リード３２により垂直に実装
される。
【００１１】このようなＶＳＭＰは、図４に示されてい
るごとく、印刷回路基板３４上に多数個で実装すること
ができ、表面実装型であるため前記印刷回路基板３４の
多層配線が可能である。
るごとく、印刷回路基板３４上に多数個で実装すること
ができ、表面実装型であるため前記印刷回路基板３４の
多層配線が可能である。
【００１２】更に、基板上に両面実装が可能であり、ま
た前記外部リード３１と他の部品との一括リフローが可
能である。
た前記外部リード３１と他の部品との一括リフローが可
能である。
【００１３】前述した一般的な垂直実装型半導体パッケ
ージは、通常実装される半導体チップの大きさが小さい
のでボンディングパッドが周囲に形成されている半導体
チップではダイパッド上に実装され、ボンディングパッ
ドがチップの中央に集中されている半導体チップの場合
はＣＯＬ及びＬＯＣなどの方法が使われる。
ージは、通常実装される半導体チップの大きさが小さい
のでボンディングパッドが周囲に形成されている半導体
チップではダイパッド上に実装され、ボンディングパッ
ドがチップの中央に集中されている半導体チップの場合
はＣＯＬ及びＬＯＣなどの方法が使われる。
【００１４】このような半導体チップが実装される従来
の垂直実装型半導体パッケージ３５の一実施例が図５に
示されている。中央部に多数個のボンディングパッドが
形成されている半導体チップ３６と、一定な間隔で前記
半導体チップ３６の上下両方向へ形成されて前記半導体
チップ３６の上部に配列形成されている多数の内部リー
ド３７と、前記半導体チップ３６上に形成されているボ
ンディングパッドと前記内部リード３７を連結するワイ
ヤ３８と、前記内部リード３７と半導体チップ３６を包
みかくして保護するパッケージ体３９と、前記パッケー
ジ体３９の一辺から外部へ突出されている外部リード４
０と、前記垂直実装型半導体パッケージ３５を支持する
ように前記外部リード４０の外側の両端からＬ字形で両
方向へ折曲されている支持リード４１を備えて垂直に実
装されている。
の垂直実装型半導体パッケージ３５の一実施例が図５に
示されている。中央部に多数個のボンディングパッドが
形成されている半導体チップ３６と、一定な間隔で前記
半導体チップ３６の上下両方向へ形成されて前記半導体
チップ３６の上部に配列形成されている多数の内部リー
ド３７と、前記半導体チップ３６上に形成されているボ
ンディングパッドと前記内部リード３７を連結するワイ
ヤ３８と、前記内部リード３７と半導体チップ３６を包
みかくして保護するパッケージ体３９と、前記パッケー
ジ体３９の一辺から外部へ突出されている外部リード４
０と、前記垂直実装型半導体パッケージ３５を支持する
ように前記外部リード４０の外側の両端からＬ字形で両
方向へ折曲されている支持リード４１を備えて垂直に実
装されている。
【００１５】このような垂直実装型半導体パッケージは
半導体チップ３６の大きさが比較的に小さい場合であ
り、メモリ容量が拡大されて半導体チップの大きさが増
加すれば、半導体チップ上部への内部リード形成が難し
くなる。
半導体チップ３６の大きさが比較的に小さい場合であ
り、メモリ容量が拡大されて半導体チップの大きさが増
加すれば、半導体チップ上部への内部リード形成が難し
くなる。
【００１６】図６は、従来垂直実装型半導体パッケージ
４２の他の実施例であって、半導体チップ４３が図５の
場合より大きな場合であるが、半導体パッケージ４２内
部の空間が小さいので半導体チップ４３上に付着される
内部リード４４が主に外部リード４５の突出方向へ配列
されている。
４２の他の実施例であって、半導体チップ４３が図５の
場合より大きな場合であるが、半導体パッケージ４２内
部の空間が小さいので半導体チップ４３上に付着される
内部リード４４が主に外部リード４５の突出方向へ配列
されている。
【００１７】このような従来の垂直実装型半導体パッケ
ージは、例えば、米国特許第４，９５１，１２２号によ
く示されている。
ージは、例えば、米国特許第４，９５１，１２２号によ
く示されている。
【００１８】前述した従来の垂直実装型半導体リードフ
レームは、中央部にボンディングパッドが形成されてい
る半導体チップがＣＯＬまたはＬＯＣの方法で内部リー
ドと接着されてモールディングされる。
レームは、中央部にボンディングパッドが形成されてい
る半導体チップがＣＯＬまたはＬＯＣの方法で内部リー
ドと接着されてモールディングされる。
【００１９】このとき、前記内部リードは、外部リード
の方向へ形成されていて結果的にリードが一方の側に集
っているようになる。従って、モールディング工程の時
キャビティ内へのモールディング樹脂の流入圧力の不均
一化によって前記内部リードとワイヤの変形が起ってシ
ョート及び断線などの不良が発生し半導体パッケージの
信頼性が落ちるという問題点があった。
の方向へ形成されていて結果的にリードが一方の側に集
っているようになる。従って、モールディング工程の時
キャビティ内へのモールディング樹脂の流入圧力の不均
一化によって前記内部リードとワイヤの変形が起ってシ
ョート及び断線などの不良が発生し半導体パッケージの
信頼性が落ちるという問題点があった。
【００２０】
【発明が解決しようとする課題】従って、この発明の目
的は、モールディングの時モールディング樹脂の流入圧
力の不均一化による内部リードとワイヤの変形を防止し
て垂直実装型半導体パッケージの信頼性を向上させるこ
とができる半導体装置用リードフレームを提供すること
にある。
的は、モールディングの時モールディング樹脂の流入圧
力の不均一化による内部リードとワイヤの変形を防止し
て垂直実装型半導体パッケージの信頼性を向上させるこ
とができる半導体装置用リードフレームを提供すること
にある。
【００２１】
【課題を解決するための手段】前記目的を達成するため
に、本発明による半導体装置用リードフレームは、半導
体パッケージ体を支持するための少なくとも一つ以上の
支持リードと前記支持リードと同一な方向へ配列形成さ
れた多数個の外部リードを持つ半導体装置用リードフレ
ームにおいて、前記多数個の外部リードから中央部まで
延長されて配列形成された多数個の内部リードと、前記
内部リードの中央部に対向され、一定の間隔で配列形成
された多数個のダミーリードと、前記ダミーリードを支
持しているサイドバーと、前記内部リードとサイドバー
を支持しているサポートバーと、前記内部リードとダミ
ーリードの上部に半導体チップが実装されるようにして
内部リードとワイヤボンディングされるようにチップの
中央部に多数個のパッドを有するボンディングパッドか
らなることを特徴とする。
に、本発明による半導体装置用リードフレームは、半導
体パッケージ体を支持するための少なくとも一つ以上の
支持リードと前記支持リードと同一な方向へ配列形成さ
れた多数個の外部リードを持つ半導体装置用リードフレ
ームにおいて、前記多数個の外部リードから中央部まで
延長されて配列形成された多数個の内部リードと、前記
内部リードの中央部に対向され、一定の間隔で配列形成
された多数個のダミーリードと、前記ダミーリードを支
持しているサイドバーと、前記内部リードとサイドバー
を支持しているサポートバーと、前記内部リードとダミ
ーリードの上部に半導体チップが実装されるようにして
内部リードとワイヤボンディングされるようにチップの
中央部に多数個のパッドを有するボンディングパッドか
らなることを特徴とする。
【００２２】
【実施例】以下、添付した図面を参照してこの発明によ
る半導体装置用リードフレームの望ましい一実施例を詳
細に説明する。
る半導体装置用リードフレームの望ましい一実施例を詳
細に説明する。
【００２３】図１は、この発明による半導体装置用のリ
ードフレーム１０の平面図であり、図２はそれを用いた
半導体パッケージ２０の平面図である。
ードフレーム１０の平面図であり、図２はそれを用いた
半導体パッケージ２０の平面図である。
【００２４】図１を参照すれば、先ず一定の間隔で形成
されている内部及び外部リード１１，１２からなるリー
ド１３が前記リードフレーム１０の一方の側に偏重され
るように形成されており、前記リードフレーム１０の他
の側にサポート１４で支持される四角形象のダミーリー
ド１５が形成されている。
されている内部及び外部リード１１，１２からなるリー
ド１３が前記リードフレーム１０の一方の側に偏重され
るように形成されており、前記リードフレーム１０の他
の側にサポート１４で支持される四角形象のダミーリー
ド１５が形成されている。
【００２５】前記リード１３の外郭の両側に前記半導体
パッケージ２０を垂直に実装するための支持リード１６
が前記リード１３より長く形成されており、このような
構成要素がすべてサイドバー１７に連結されてリードフ
レーム１０を構成する。
パッケージ２０を垂直に実装するための支持リード１６
が前記リード１３より長く形成されており、このような
構成要素がすべてサイドバー１７に連結されてリードフ
レーム１０を構成する。
【００２６】このとき、前記ダミーリード１５は、単純
に前記サポートバー１４を変形させて形成することがで
きる。
に前記サポートバー１４を変形させて形成することがで
きる。
【００２７】このように形成された半導体装置用リード
フレームを用いた半導体装置を図２を参照して説明す
る。
フレームを用いた半導体装置を図２を参照して説明す
る。
【００２８】先ず、中央部にボンディングパッドが形成
されている半導体チップ２１が前記ダミーリード１５及
び内部リード１１の下部に付着され、前記ボンディング
パッドと内部リード１１がワイヤ２２で連結される。
されている半導体チップ２１が前記ダミーリード１５及
び内部リード１１の下部に付着され、前記ボンディング
パッドと内部リード１１がワイヤ２２で連結される。
【００２９】次いで、通常のエポキシモールディングコ
ンパウンドなどのようなモールディング部材を使って前
記半導体チップ２１、内部リード１１、ダミーリード１
５及びワイヤ２２を包みかくして保護するようにパッケ
ージ体２３を形成する。
ンパウンドなどのようなモールディング部材を使って前
記半導体チップ２１、内部リード１１、ダミーリード１
５及びワイヤ２２を包みかくして保護するようにパッケ
ージ体２３を形成する。
【００３０】このとき、前記ダミーリード１５が内部リ
ード１１の一方の側に形成されているのでモールディン
グ部材の流入圧力が均衡を成すようになって内部リード
１１及びワイヤ２２の変形が発生しない。
ード１１の一方の側に形成されているのでモールディン
グ部材の流入圧力が均衡を成すようになって内部リード
１１及びワイヤ２２の変形が発生しない。
【００３１】その次に、サイドバー１７及びダムバー
（図示せず）を除去したあと、前記パッケージ体２３の
一方の側に突出されている外部リード１２を一方向へ折
曲して表面実装に適合するようにし、前記支持リード１
６をそれぞれ両方向へＬ字形象で折曲して垂直実装型半
導体パッケージ２０を形成する。
（図示せず）を除去したあと、前記パッケージ体２３の
一方の側に突出されている外部リード１２を一方向へ折
曲して表面実装に適合するようにし、前記支持リード１
６をそれぞれ両方向へＬ字形象で折曲して垂直実装型半
導体パッケージ２０を形成する。
【００３２】このような垂直実装型半導体パッケージ
は、半導体チップが内部リード及びダミーリードの下部
に実装される場合を例として説明したが、前記半導体チ
ップは内部リード及びダミーリードの上部に実装される
ことができることは自明である。
は、半導体チップが内部リード及びダミーリードの下部
に実装される場合を例として説明したが、前記半導体チ
ップは内部リード及びダミーリードの上部に実装される
ことができることは自明である。
【００３３】前述したごとく、この発明は、内部リード
が一方の側に偏重されるように形成される垂直実装型半
導体パッケージに使われる半導体装置用リードフレーム
の他の側に半導体チップと接着されるダミーリードを別
に形成したものである。
が一方の側に偏重されるように形成される垂直実装型半
導体パッケージに使われる半導体装置用リードフレーム
の他の側に半導体チップと接着されるダミーリードを別
に形成したものである。
【００３４】
【発明の効果】従って、この発明は、垂直実装型半導体
パッケージが内部リードの偏重によりモールディング工
程時のモールディング部材の流入圧力不均衡を防止して
半導体パッケージの信頼性を向上させることができる利
点がある。
パッケージが内部リードの偏重によりモールディング工
程時のモールディング部材の流入圧力不均衡を防止して
半導体パッケージの信頼性を向上させることができる利
点がある。
【００３５】また、前記ダミーリードが半導体チップの
熱を放出させるヒートシンクの役割を遂行することによ
り、別のヒートシンクを形成しなくてもいい利点があ
る。
熱を放出させるヒートシンクの役割を遂行することによ
り、別のヒートシンクを形成しなくてもいい利点があ
る。
【００３６】このようにこの発明による半導体装置用リ
ードフレームは、内部リードとダミーリード上部と下部
に半導体チップを実装することができるためこの実施例
に限定されることなく多様な変調変化を可能にしたもの
である。
ードフレームは、内部リードとダミーリード上部と下部
に半導体チップを実装することができるためこの実施例
に限定されることなく多様な変調変化を可能にしたもの
である。
【図１】この発明による半導体装置用リードフレームの
一実施例を示す垂直実装型リードフレームの平面図であ
る。
一実施例を示す垂直実装型リードフレームの平面図であ
る。
【図２】図１の半導体装置用リードフレームに半導体チ
ップが実装された状態を示す垂直実装型半導体パッケー
ジの平面図である。
ップが実装された状態を示す垂直実装型半導体パッケー
ジの平面図である。
【図３】一般的な垂直表面実装型半導体パッケージの平
面図である。
面図である。
【図４】図３による多数個の垂直表面実装型半導体パッ
ケージが印刷回路基板上に実装された状態図である。
ケージが印刷回路基板上に実装された状態図である。
【図５】従来技術による半導体装置用リードフレームの
一実施例を示す垂直実装型半導体パッケージの平面図で
ある。
一実施例を示す垂直実装型半導体パッケージの平面図で
ある。
【図６】従来技術による半導体装置用リードフレームの
他の実施例を示す垂直実装型半導体パッケージの平面図
である。
他の実施例を示す垂直実装型半導体パッケージの平面図
である。
１０ リードフレーム １１ 内部リード １２ 外部リード １３ リード １４ サポートバー １５ ダミーリード １６ 支持リード １７ サイドバー ２０ 垂直実装型半導体パッケージ ２１ 半導体チップ ２２ ワイヤ ２３ パッケージ体
Claims (5)
- 【請求項１】 多数個の支持用リードを持ち、半導体基
板の上部に実装される垂直表面実装型の半導体装置にお
いて、前記の支持用リードから延長されて所定の間隔に
配列形成された多数個のリードと、 前記の多数個のリードの上部に実装され、中央部に形成
された多数個のボンディングパッドを持つ半導体チップ
と、 前記の半導体チップのボンディングパッドと多数個のリ
ードをボンディングして電気的に接続するワイヤと、 前記の多数個のリードと半導体チップとワイヤとのモー
ルディング手段を備えたことを特徴とする半導体装置。 - 【請求項２】 前記の半導体装置は、 ＳＯＪ（SMALL OUTLINE J-BEND PACKAGE）形態のプレー
トパッケージングに適用されることを特徴とする請求項
１記載の半導体装置。 - 【請求項３】 前記の半導体チップを多数個のリードの
下部に実装されるようにしたことを特徴とする請求項１
記載の半導体装置。 - 【請求項４】 半導体パッケージを支持するための少な
くとも一つ以上の支持リードと、 前記の支持リードと同一な方向へ配列形成された多数個
の外部リードを持つ半導体装置用のリードフレームにお
いて、前記の多数個の外部リードから中央部まで延長さ
れて配列形成された多数個の内部リードと、 前記の内部リードの中央部に対向され、一定の間隔に配
列形成された多数個のダミーリードと、 前記のダミーリードを支持しているサイドバーと、 前記の内部リードとサイドバーとを支持しているサポー
トバーと、 前記の内部リードとダミーリードとの上部に半導体チッ
プが実装されるようにして内部リードとワイヤボンディ
ングされるようにチップの中央部に多数個のパッドを持
つボンディングパッドからなることを特徴とする半導体
装置用リードフレーム。 - 【請求項５】 前記のダミーリードは、 半導体チップから発生する熱を放出するヒートシンクの
役割を遂行することを特徴とする請求項４記載の半導体
装置用リードフレーム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920027632A KR950012925B1 (ko) | 1992-12-31 | 1992-12-31 | 반도체 리이드 프레임 |
| KR1992-27632 | 1992-12-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232315A true JPH06232315A (ja) | 1994-08-19 |
| JP2771104B2 JP2771104B2 (ja) | 1998-07-02 |
Family
ID=19348829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5299776A Expired - Fee Related JP2771104B2 (ja) | 1992-12-31 | 1993-11-30 | 半導体装置用リードフレーム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5468991A (ja) |
| JP (1) | JP2771104B2 (ja) |
| KR (1) | KR950012925B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2708191B2 (ja) * | 1988-09-20 | 1998-02-04 | 株式会社日立製作所 | 半導体装置 |
| JPH0951067A (ja) * | 1995-08-08 | 1997-02-18 | Sony Corp | リードフレーム |
| JP2956549B2 (ja) * | 1995-09-14 | 1999-10-04 | 日本電気株式会社 | 半導体記憶装置及びその製造方法とデータ消去方法 |
| JPH10112521A (ja) * | 1996-10-04 | 1998-04-28 | Toshiba Corp | 半導体装置の製造方法 |
| US6043558A (en) * | 1997-09-12 | 2000-03-28 | Micron Technology, Inc. | IC packages including separated signal and power supply edge connections, systems and devices including such packages, and methods of connecting such packages |
| US6048744A (en) * | 1997-09-15 | 2000-04-11 | Micron Technology, Inc. | Integrated circuit package alignment feature |
| US6140696A (en) * | 1998-01-27 | 2000-10-31 | Micron Technology, Inc. | Vertically mountable semiconductor device and methods |
| US6991960B2 (en) * | 2001-08-30 | 2006-01-31 | Micron Technology, Inc. | Method of semiconductor device package alignment and method of testing |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04315460A (ja) * | 1991-01-14 | 1992-11-06 | Texas Instr Inc <Ti> | 垂直リードオンチップパッケージ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5287000A (en) * | 1987-10-20 | 1994-02-15 | Hitachi, Ltd. | Resin-encapsulated semiconductor memory device useful for single in-line packages |
| US5150194A (en) * | 1991-04-24 | 1992-09-22 | Micron Technology, Inc. | Anti-bow zip lead frame design |
| JPH05206365A (ja) * | 1992-01-30 | 1993-08-13 | Fuji Electric Co Ltd | 半導体装置およびその組立用リードフレーム |
-
1992
- 1992-12-31 KR KR1019920027632A patent/KR950012925B1/ko not_active IP Right Cessation
-
1993
- 1993-11-30 JP JP5299776A patent/JP2771104B2/ja not_active Expired - Fee Related
- 1993-11-30 US US08/158,740 patent/US5468991A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04315460A (ja) * | 1991-01-14 | 1992-11-06 | Texas Instr Inc <Ti> | 垂直リードオンチップパッケージ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940016723A (ko) | 1994-07-23 |
| KR950012925B1 (ko) | 1995-10-23 |
| JP2771104B2 (ja) | 1998-07-02 |
| US5468991A (en) | 1995-11-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7259451B2 (en) | Invertible microfeature device packages | |
| US6204562B1 (en) | Wafer-level chip scale package | |
| US5639694A (en) | Method for making single layer leadframe having groundplane capability | |
| US7388280B2 (en) | Package stacking lead frame system | |
| JP4456889B2 (ja) | 積層型半導体パッケージ及びその製造方法 | |
| JP3291368B2 (ja) | ボールグリッドアレイ型半導体パッケージの構造 | |
| US6495908B2 (en) | Multi-chip semiconductor package | |
| US5349235A (en) | High density vertically mounted semiconductor package | |
| KR20080029904A (ko) | 범프 기술을 이용하는 ｉｃ 패키지 시스템 | |
| JPH03256353A (ja) | 半導体装置 | |
| US20130200507A1 (en) | Two-sided die in a four-sided leadframe based package | |
| JP2771104B2 (ja) | 半導体装置用リードフレーム | |
| US6414379B1 (en) | Structure of disturbing plate having down set | |
| US8349655B2 (en) | Method of fabricating a two-sided die in a four-sided leadframe based package | |
| US6642735B2 (en) | Semiconductor package for chip with testing contact pad connected to outside | |
| JP2507852B2 (ja) | 半導体装置 | |
| JP3565114B2 (ja) | 樹脂封止型半導体装置 | |
| KR100566781B1 (ko) | 리드 온 칩 타입 반도체 패키지 | |
| KR100379083B1 (ko) | 리드온칩에어리어어레이범프드반도체패키지 | |
| JP3305981B2 (ja) | 半導体装置 | |
| KR200156932Y1 (ko) | 스택 모듈형 칩 사이즈 패키지 | |
| KR100537893B1 (ko) | 리드 프레임과 이를 이용한 적층 칩 패키지 | |
| KR0147157B1 (ko) | 티형 고집적 반도체 패키지 | |
| KR100222294B1 (ko) | 반도체 패키지 | |
| JPH0555452A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090417 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090417 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100417 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110417 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110417 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120417 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120417 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130417 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |