JPH10112521A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH10112521A
JPH10112521A JP8264166A JP26416696A JPH10112521A JP H10112521 A JPH10112521 A JP H10112521A JP 8264166 A JP8264166 A JP 8264166A JP 26416696 A JP26416696 A JP 26416696A JP H10112521 A JPH10112521 A JP H10112521A
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lead
adhesive tape
semiconductor chip
leads
inner portion
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Seigo Ito
誠悟 伊藤
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Toshiba Corp
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Abstract

(57)【要約】 【課題】本発明は、ＬＯＣ構造を有する半導体メモリ製
品の製造において、電気的特性を悪化させることなく、
接着テープの浮きを防いで、信頼性を向上できるように
することを最も主要な特徴とする。 【解決手段】たとえば、リード１４の一部を櫛歯状に分
岐させることによって、ダミーリード１５ｂが形成され
てなるリードフレーム１３を用意する。そして、そのリ
ード１４よりダミーリード１５ｂを切離させた後、この
リードフレーム１３を、接着テープ１２を介して半導体
チップ１１の表面に接着する。これにより、ビット構成
が異なる半導体チップ１１を、ピン数の違うパッケージ
１７内にそれぞれに収納する場合にも、ダミーリード１
５ｂによるキャパシタンスのアンバランスを抑えつつ、
本来はリードが存在しない部分での接着テープ１２の浮
きを防ぐことが可能な構成となっている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、たとえばＬＯＣ
（Lead On Chip）構造を有する半導体装置の製造方法に
関するもので、特に、リードの接続に応じてビット構成
が異なるように構成されたメモリチップを搭載してなる
半導体メモリ製品に用いられるものである。
【０００２】
【従来の技術】従来より、半導体メモリ製品は高機能化
の要求が高く、たとえば１６ＭＢ ＤＲＡＭと称するサ
イズの製品１つをとってみても、現在、多種のビット構
成（×１，×４，×８，×９，×１６，×１８，×３
２，×３６など）を有するものが市場に出回っている。
【０００３】また、半導体メモリ製品では、集積度の向
上にともなってチップサイズが増大してきており、ＬＯ
Ｃ構造をとることで、小型化を図るものが増えてきてい
る。さて、このような状況のもとで、近年、半導体メモ
リ製品の分野においては、１チップ内にすべての機能を
取り込み、ボンディングのつなぎ換えによって、多種の
ビット構成に対応できるようにすることが望まれてい
る。
【０００４】すなわち、ビット構成の異なるメモリチッ
プをそれぞれ作製することは、多大なコストアップにな
る。そこで、リードの接続に応じてビット構成が異なる
ように、あらゆるビット構成を含むメモリチップを構成
（１チップ化）することで、コストアップの抑制ととも
に、アッセンブリなどの工程の共通化を可能とした技術
が開発されている。
【０００５】しかしながら、半導体メモリ製品の場合、
たとえ同一サイズの製品であっても、ビット構成の異な
りによって、当然の如く、ピン数（アウターリードの本
数）が違ってくる。
【０００６】このため、いくら１チップ化されたメモリ
チップであったとしても、ビット構成に応じて、ボンデ
ィングするパッドの位置や数が変化するメモリチップ
を、ピン数の違うパッケージ内にそれぞれ収納するに
は、様々な問題がある。
【０００７】たとえば、１チップ化されたメモリチップ
の場合、各ビット構成において、パッドが共用される。
このため、Ｉ／Ｏやアドレスの本数が多い、いわゆる多
ビット品に比べ、Ｉ／Ｏやアドレスの本数が少ない、い
わゆる小ビット品ではインナーリード間の間隔が広くな
る。
【０００８】図４は、×１６品までを１チップ化した６
４ＭＢ ＤＲＡＭを例に、×８品（４００ｍｉｌ，３２
ｐｉｎ）を形成した場合を示すものである。この場合、
半導体チップ１の表面に接着テープ２を介して接着され
るリードフレーム３のリード４の本数が少なく、場所に
よってはリード４とリード４との間に広いスペース５が
生じることがある。
【０００９】すると、その場所での接着テープ２を押す
力が部分的に低下し、ダイアタッチの際に、接着テープ
２の浮きができる。接着テープ２の浮きは、半導体チッ
プ１の表面でのリード４の固定を不安定なものとするな
ど、信頼性の低下を招く原因となる。
【００１０】接着テープ２の浮きを防ぐ方法として、接
着テープ２を分割する方法が考えられるが、金型加工技
術の限界から有効に分割できない場合もあり、また、異
なるビット構成によりテープのサイズを変えるのはアッ
センブリなどの工程の共通化を損うことにもなる。
【００１１】図５は、上記した×８品において、接着テ
ープ２の浮きを防ぐようにした場合の例を示すものであ
る。この場合、リード４とリード４との間の広いスペー
スの部分に、たとえば、櫛歯状にダミーのリード６を入
れることによって、接着テープ２の浮きを防ぐようにな
っている。
【００１２】しかしながら、この方法においては、ピン
数の関係から、あいているピンにダミーのリード６を割
り当てる（パッド１ａと接続されないリードを利用す
る）ようにした場合には特に問題はないが、たとえば、
パッド１ａと接続されるリード４のインナーリードを分
岐させて櫛歯状にダミーのリード６を設けるようにした
場合には、櫛歯状にダミーのリード６が形成されたリー
ド４のキャパシタンスが大きくなるため、電気的特性が
悪化するという問題があった。特に、アドレスピンのよ
うなＩ／Ｏピンにおいて、櫛歯状のリードとそうでない
リードとで形状が大きく異なる場合には、避ける必要が
ある。
【００１３】
【発明が解決しようとする課題】上記したように、従来
においては、広く開いたリードとリードとの間にダミー
のリードを入れて接着テープの浮きを防ぐようにした場
合、電気的特性の悪化を招く場合があるという問題があ
った。
【００１４】そこで、この発明は、電気的特性の劣化を
招くことなく、接着テープの浮きを防止でき、信頼性が
高く、異なった機能の１チップ化が図られた半導体チッ
プの搭載に用いて好適な半導体装置の製造方法を提供す
ることを目的としている。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明のリードフレームにあっては、半導体装
置の製造に用いられるものにおいて、接着テープを介し
て、半導体チップの表面に接着されるリードのうち、前
記半導体チップの電極と接続されないリードのインナー
部分が、該リードのアウター部分から切離される構成と
されている。
【００１６】また、この発明の半導体装置の製造方法に
あっては、リードフレームの各リードの、半導体チップ
上の電極と接続されないインナー部分を、該リードのア
ウター部分から切離する工程と、接着テープを介して、
前記リードフレームを前記半導体チップの表面に接着し
た後、切離されなかった前記リードのインナー部分と前
記半導体チップ上の電極とを電気的に接続する工程とか
らなっている。
【００１７】この発明のリードフレームおよびそれを用
いて製造される半導体装置の製造方法によれば、接着テ
ープの浮きを、半導体チップの電極と接続されるリード
より独立させた、半導体チップの電極とは接続されない
リードのインナー部分によって抑えるようにしている。
これにより、たとえリードフレーム形成時には形状が大
きく異なったとしても、該リードの形状をボンディング
時には本来のリードの形状に戻すことが可能となるもの
である。
【００１８】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、本発明の実施の
一形態にかかる、半導体メモリ製品の概略構成を示すも
のである。なお、同図（ａ）は、ビット構成として×１
６品までを１チップ化した６４ＭＢ ＤＲＡＭを例に、
×８品（４００ｍｉｌ，３２ｐｉｎ）を形成した場合の
ピンのレイアウトを示す外観図であり、同図（ｂ）は、
同じくパッケージ内を透視して示す平面図である。
【００１９】すなわち、この半導体メモリ製品は、たと
えば、半導体チップ１１の表面に接着テープ１２を介し
て、リードフレーム１３のリード１４およびダミーリー
ド１５ａ，１５ｂがそれぞれ接着されてＬＯＣ構造が実
現されている。
【００２０】また、上記リード１４の各インナーリード
１４ａは、そのビット構成に応じてあらかじめ割り当て
られた、上記半導体チップ１１上のセンターパッド（電
極）１１ａのそれぞれに、ボンディングワイヤ１６を介
して接続されている。
【００２１】そして、上記半導体チップ１１の周辺部
は、たとえば、樹脂モールドによるパッケージ１７によ
って覆われている。さらに、上記パッケージ１７より突
出するリード１４の各アウターリード１４ｂは、たとえ
ば、Ｊ字状にフォーミングされて、それぞれにピンが形
成されている。
【００２２】上記ダミーリード１５ａ，１５ｂは、該リ
ードフレーム１３上に半導体チップ１１を搭載する、い
わゆるダイアタッチの際に、リード１４の相互間にスペ
ースができて上記接着テープ１２が浮き上がるのを防ぐ
ためのものである。
【００２３】ここで、第６ピンに対応する上記ダミーリ
ード１５ａは、該リードのインナーリード部分が複数に
分岐されて櫛歯状に形成されている。一方、上記ダミー
リード１５ｂは、第８ピンおよび第２７ピンに対応す
る、該リード１４の一部が櫛歯状に分岐されてなるもの
であり、ダイアタッチ前に、上記接着テープ１２上を除
く部分で、上記半導体チップ１１上のパッド１１ａと接
続される該リード１４のインナーリード１４ａと切離さ
れることにより、上記接着テープ１２上に残存させられ
るようになっている。
【００２４】なお、第８ピンに対応する、該リード１４
の一部より分岐されたインナーリード部分をさらに延長
させて、異なる接着テープ１２上にそれぞれダミーリー
ド１５ｂを残存させるようにすることで、フレーム引き
回しのマージンを拡げることが可能となっている。
【００２５】図２は、上記した半導体メモリ製品の、か
かる製造方法を示すものである。まず、第１ピン〜第３
２ピンに対応する３２本のリード１４のうち、第６ピ
ン、第８ピンおよび第２７ピンに対応するリード１４の
一部を櫛歯状に分岐させることによって、ビット構成が
異なるために本来はリードが存在しない部分に、ダミー
リード１５ａ，１５ｂが形成されてなるリードフレーム
１３を用意する（同図（ａ））。
【００２６】そして、このリードフレーム１３に接着テ
ープ１２を接着する。この後、第８ピンおよび第２７ピ
ンに対応するリード１４の一部（図示斜線部）を、たと
えば金型やレーザなどにより切除し、半導体チップ１１
上のパッド１１ａと接続されるインナーリード１４ａと
ダミーリード１５ｂとを切離させる（同図（ｂ））。
【００２７】これにより、第８ピンおよび第２７ピンに
対応するリード１４のキャパシタンスを、他のリード１
４とほぼ同一にすることができる。このため、電気的特
性を悪化させることなく、本来はリードが存在しない接
着テープ１２上にダミーリード１５ａ，１５ｂを残存さ
せることができ、接着テープ１２が浮き上がるのを防ぐ
ことが可能となる。
【００２８】しかも、ダミーリード１５ｂの切離は、金
型やレーザなどを用いて簡単に行うことができるため、
接着テープ１２を分割するよりも汎用性が高い。そし
て、上記リードフレーム１３を、上記接着テープ１２を
介して半導体チップ１１の表面に接着した後、リード１
４のそれぞれを、そのビット構成に応じてあらかじめ割
り当てられた半導体チップ１１上のパッド１１ａと、ボ
ンディングワイヤ１６を介して接続する。
【００２９】さらに、半導体チップ１１の周辺部をパッ
ケージ１７により封止した後、リードフレーム１３のフ
レーム枠より各アウターリード１４ｂを切り離し、所定
の形状にフォーミングすることで、図１に示した構造の
半導体メモリ製品が得られる。
【００３０】上記したように、接着テープの浮きを、半
導体チップのパッドと接続されるリードより独立させ
た、ダミーリードによって抑えるようにしている。すな
わち、リードとリードとの間の広いスペースの部分に、
リードの一部を櫛歯状に分岐させたダミーリードを配設
しておき、このダミーリードをダイアタッチ前にリード
より切離するようにしている。これにより、たとえリー
ドフレーム形成時には形状が大きく異なったとしても、
該リードの形状をボンディング時には本来のリードの形
状に戻すことが可能となる。したがって、リードのキャ
パシタンスをほぼ同一にすることができるため、電気的
特性を悪化させることなく、しかも、切離したダミーリ
ードを本来はリードが存在しない接着テープ上に残存さ
せることによって、接着テープの浮きを防げるようにな
るものである。
【００３１】なお、上記した本発明の実施の一形態にお
いては、ビット構成が×８とされた６４ＭＢ ＤＲＡＭ
（４００ｍｉｌ，３２ｐｉｎ）を例に説明したが、これ
に限らず、たとえば×８品以外のものについても同様に
適用できる。
【００３２】図３は、ビット構成が×１６とされた６４
ＭＢ ＤＲＡＭ（４００ｍｉｌ，５０ｐｉｎ）を例に示
すものである。この場合、たとえば、第１３ピンに対応
する、リード１４より櫛歯状に分岐されたダミーリード
１５ｂを、半導体チップ１１のパッド１１ａと接続され
るインナーリード１４ａより切離させることで、電気的
特性を悪化させることなく、接着テープ１２の浮きを防
ぐ構成となっている。
【００３３】このように、ビット構成が異なる半導体チ
ップ１１を、ピン数の違うパッケージ１７内にそれぞれ
に収納する場合において、電気的特性を悪化させること
もなく、接着テープ１２の形状はそのままに、信頼性を
高めることが可能となる。
【００３４】また、６４ＭＢ ＤＲＡＭ以外の半導体メ
モリ製品や、ＬＯＣ構造を有する各種の半導体装置に適
用可能である。さらに、上記した実施のいずれの形態に
おいても、半導体メモリ製品の製造に用いられるリード
フレームの形状は一例であって、その形状に限定される
ものではない。その他、この発明の要旨を変えない範囲
において、種々変形実施可能なことは勿論である。
【００３５】
【発明の効果】以上、詳述したようにこの発明によれ
ば、電気的特性の劣化を招くことなく、接着テープの浮
きを防止でき、信頼性が高く、異なった機能の１チップ
化が図られた半導体チップの搭載に用いて好適な半導体
装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】この発明の実施の一形態にかかる、半導体メモ
リ製品の構成を示す概略図。
【図２】同じく、かかる半導体メモリ製品の製造方法を
説明するために示す概略図。
【図３】この発明の実施の他の形態にかかる、半導体メ
モリ製品の構成を示す概略図。
【図４】従来技術とその問題点を説明するために示す、
半導体メモリ製品の概略構成図。
【図５】同じく、半導体メモリ製品の構成例を示す概略
図。
【符号の説明】
１１…半導体チップ １１ａ…センターパッド １２…接着テープ １３…リードフレーム １４…リード １４ａ…インナーリード １４ｂ…アウターリード １５ａ，１５ｂ…ダミーリード １６…ボンディングワイヤ １７…パッケージ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置の製造に用いられるリードフ
    レームにおいて、接着テープを介して、半導体チップの
    表面に接着されるリードのうち、前記半導体チップの電
    極と接続されないリードのインナー部分が、該リードの
    アウター部分から切離されることを特徴とするリードフ
    レーム。
  2. 【請求項２】 前記インナー部分の切離は、前記接着テ
    ープ上を除く部分でリードの一部を切除することにより
    行われることを特徴とする請求項１に記載のリードフレ
    ーム。
  3. 【請求項３】 前記インナー部分の切離は、前記接着テ
    ープ上にリードの一部を残存させるものであることを特
    徴とする請求項１に記載のリードフレーム。
  4. 【請求項４】 前記インナー部分の切離は、インナー部
    分が複数に分岐されて櫛歯状に形成されたリードの、前
    記半導体チップの電極と接続されないインナー部分だけ
    を切離するものであることを特徴とする請求項１に記載
    のリードフレーム。
  5. 【請求項５】 リードフレームの各リードの、半導体チ
    ップ上の電極と接続されないインナー部分を、該リード
    のアウター部分から切離する工程と、 接着テープを介して、前記リードフレームを前記半導体
    チップの表面に接着した後、切離されなかった前記リー
    ドのインナー部分と前記半導体チップ上の電極とを電気
    的に接続する工程とからなることを特徴とする半導体装
    置の製造方法。
  6. 【請求項６】 前記インナー部分の切離は、前記接着テ
    ープ上を除く部分でリードの一部を切除することにより
    行われることを特徴とする請求項５に記載の半導体装置
    の製造方法。
  7. 【請求項７】 前記インナー部分の切離は、前記接着テ
    ープ上にリードの一部を残存させるものであることを特
    徴とする請求項５に記載の半導体装置の製造方法。
  8. 【請求項８】 前記インナー部分の切離は、インナー部
    分が複数に分岐されて櫛歯状に形成されたリードの、前
    記半導体チップの電極と接続されないインナー部分だけ
    を切離するものであることを特徴とする請求項５に記載
    の半導体装置の製造方法。
  9. 【請求項９】 前記半導体チップの周囲を封止する工程
    をさらに有してなることを特徴とする請求項５に記載の
    半導体装置の製造方法。
  10. 【請求項１０】 前記半導体チップは、リードの接続に
    応じてビット構成が異なるように構成されたメモリチッ
    プであることを特徴とする請求項５に記載の半導体装置
    の製造方法。
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