KR19980032465A - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

Info

Publication number
KR19980032465A
KR19980032465A KR1019970050747A KR19970050747A KR19980032465A KR 19980032465 A KR19980032465 A KR 19980032465A KR 1019970050747 A KR1019970050747 A KR 1019970050747A KR 19970050747 A KR19970050747 A KR 19970050747A KR 19980032465 A KR19980032465 A KR 19980032465A
Authority
KR
South Korea
Prior art keywords
lead
adhesive tape
semiconductor chip
cutting
manufacturing
Prior art date
Application number
KR1019970050747A
Other languages
English (en)
Other versions
KR100284724B1 (ko
Inventor
이토세이고
Original Assignee
니시무로타이조
가부시키가이샤도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니시무로타이조, 가부시키가이샤도시바 filed Critical 니시무로타이조
Publication of KR19980032465A publication Critical patent/KR19980032465A/ko
Application granted granted Critical
Publication of KR100284724B1 publication Critical patent/KR100284724B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

본 발명은 LOC구조를 갖는 반도체메모리 제품의 제조에 있어서, 전기적 특성을 악화시키지 않고, 접착테이프의 들뜸을 방지하여 신뢰성을 향상할 수 있도록 한 것을 가장 주요한 특징으로 한다.
예컨대, 리드(14)의 일부를 빗살무늬형상으로 분기시킴으로써, 더미리드(15b)가 형성되어 이루어지는 리드프레임(13)을 준비한다. 그리고, 그 리드(14)에서 더미리드(15b)를 자른 후, 이 리드프레임(13)을 접착테이프(12)를 매개로 반도체칩(11)의 표면에 접착한다. 이것에 의해, 비트구성이 다른 반도체칩(11)을 핀수가 다른 패키지(17) 내에 각각에 수납하는 경우에도 더미리드(15b)에 의한 캐패시턴스의 언발란스를 억제하면서, 본래는 리드가 존재하지 않는 부분에서의 접착테이프(12)의 들뜸을 방지하는 것이 가능한 구성으로 되어 있다.

Description

반도체장치의 제조방법
본 발명은, 예컨대 LOC(Lead On Chip)구조를 갖는 반도체장치의 제조방법에 관한 것으로, 특히 리드의 접속에 따라 비트구성이 다르게 되도록 구성된 메모리칩을 탑재하여 이루어진 반도체메모리 제품에 이용되는 것이다.
종래보다 반도체메모리 제품은 고기능화의 요구가 높고, 예컨대 16MB DRAM으로 칭하는 크기의 제품 하나를 들어봐도, 현재 다중의 비트구성(×1, ×4, ×8, ×9, ×16, ×18, ×32, ×36 등)을 갖는 것이 시장에 나오고 있다.
또한, 반도체메모리 제품에서는 집적도의 향상에 따라 칩크기가 증대하고 있으며, LOC구조를 갖는 것으로 소형화를 도모하는 것이 증가하고 있다.
이제, 이와 같은 상황하에서, 최근 반도체메모리 제품의 분야에 있어서는 1칩 내에 모든 기능을 취입하고, 본딩의 연결대체물에 의해, 여러종의 비트구성에 대응할 수 있도록 하는 것이 요망되고 있다.
즉, 비트구성이 다른 메모리칩을 각각 제조하는 것은 많은 비용이 상승하게 된다.
그래서, 리드의 접속에 따라 비트구성이 다르게 되도록 모든 비트구성을 포함하는 메모리칩을 구성(1칩화)하는 것으로, 비용상승의 억제와 더불어, 어셈블리 등의 공정 공통화를 가능하게 한 기술이 개발되고 있다.
그러나, 반도체메모리 제품의 경우, 예컨대 동일크기의 제품이어도 비트구성의 다름에 따라, 당연히 핀수(외부리드의 개수)가 달라진다.
이 때문에, 어느정도 1칩화된 메모리칩인 것으로도 비트구성에 따라 본딩하는 패드의 위치나 수가 변화하는 메모리칩을 핀수가 다른 패키지 내에 각각 수납하는데는 여러가지 문제가 있다.
예컨대, 1칩화된 메모리칩의 경우, 각 비트구성에 있어서, 패드가 공용된다. 이 때문에, I/O나 어드레스의 개수가 많은, 소위 다비트 제품에 비해, I/O나 어드레스의 개수가 작은, 소위 소비트 제품에서는 내부리드간의 간격이 넓게 된다.
도 4는 ×16제품까지를 1칩화한 64MB DRAM을 예로, ×8제품(400mil, 32pin)을 형성한 경우를 나타낸 것이다.
이 경우, 반도체칩(1)의 표면에 접착테이프(2)를 매개로 접착되는 리드프레임(3)의 리드(4)의 개수가 작고, 장소에 따라서는 리드(4)와 리드(4)간에 넓은 스페이스(5)가 생기는 것이 있다.
그러면, 그 장소에서의 접착테이프(2)를 누르는 힘이 부분적으로 저하하고, 다이아터치의 경우에 접착테이프(2)가 들뜰 수 있다.
접착테이프의 들뜸은 반도체칩(1) 표면에서의 리드(4)의 고정을 불안정하게 하는 등, 신뢰성의 저하를 초래하는 원인이 된다.
접착테이프(2)의 들뜸을 방지하는 방법으로 접착테이프(2)를 분할하는 방법이 고려되지만, 금형가공기술의 한계로 유효하게 분할할 수 없는 경우도 있고, 또한 다른 비트구성에 의해 테이프의 크기를 변하게 하는 것은 어셈블리 등의 공정 공통화를 손상하게 된다.
도 5는 상기한 ×8제품에 있어서, 접착테이프(2)의 들뜸을 방지하도록 한 경우의 예를 나타낸 것이다.
이 경우, 리드(4)와 리드(4)간의 넓은 스페이스의 부분에, 예컨대 빗살무늬형상으로 더미의 리드(6)를 넣음으로써, 접착테이프(2)의 들뜸을 방지하도록 되어 있다.
그러나, 이 방법에 있어서는 핀수의 관계로부터 비어있는 핀수로 더미의 리드(6)를 할당(패드(1a)와 접속되지 않은 리드를 이용한다)하도록 한 경우에는 특히 문제는 없지만, 예컨대 패드(1a)와 접속되는 리드(4)의 내부리드를 분기시켜 빗살무늬형상으로 더미의 리드(6)를 설치하도록 한 경우에는 빗살무늬형상으로 더미의 리드(6)가 형성된 리드(4)의 캐패시턴스가 크게되기 때문에, 전기적 특성이 악화한다는 문제가 있었다.
특히, 어드레스핀과 같은 I/O핀에 있어서, 빗살무늬형상의 리드와 그렇지 않은 리드로 형성이 크게 다른 경우에는 피할 필요가 있다.
상기와 같이, 종래에 있어서는 넓게 열린 리드와 리드간에 더미 리드를 넣어 접착테이프의 들뜸을 방지하도록 한 경우, 전기적 특성의 악화를 초래할 경우가 있다는 문제가 있었다.
본 발명은 상기한 점을 감안하여 발명된 것으로, 전기적 특성의 열화를 초래하지 않고, 접착테이프의 들뜸을 방지할 수 있어, 신뢰성이 높은 다른 기능의 1칩화가 도모된 반도체칩의 탑재에 이용하기 적합한 반도체장치의 제조방법을 제공하는 것에 그 목적이 있다.
도 1은 본 발명의 제1실시예에 따른 반도체메모리 제품의 구성을 나타낸 개략도,
도 2는 마찬가지로, 관련 반도체메모리 제품의 제조방법을 설명하기 위하여 나타낸 개략도,
도 3은 본 발명의 다른 실시예에 따른 반도체메모리 제품의 구성을 나타낸 개략도,
도 4는 종래기술과 그 문제점을 설명하기 위하여 나타낸 반도체메모리 제품의 개략구성도,
도 5는 마찬가지로, 반도체메모리 제품의 구성예를 나타낸 개략도이다.
〈도면의 주요부분에 대한 부호의 설명〉
11 --- 반도체칩, 11a --- 센터패드,
12 --- 접착테이프, 13 --- 리드프레임,
14 --- 리드, 14a --- 내부리드,
14b --- 외부리드, 15a, 15b --- 더미리드,
16 --- 본딩와이어, 17 --- 패키지.
상기 목적을 달성하기 위한 본 발명의 리드프레임에 있어서는, 반도체장치의 제조에 이용되는 것에 있어서, 접착테이프를 매개로 반도체칩의 표면에 접착되는 리드중, 상기 반도체칩의 전극과 접속되지 않은 리드의 내부부분이 그 리드의 외부부분으로부터 잘라진 구성으로 되어 있다.
또한, 본 발명 반도체장치의 제조방법에 있어서는 리드프레임의 각 리드의 반도체칩 상의 전극과 접속되지 않은 내부부분을 그 리드의 외부부분으로부터 자르는 공정과, 접착테이프를 매개로 상기 리드프레임을 상기 반도체칩의 표면에 접착한 후, 잘라지지 않은 상기 리드의 내부부분과 상기 반도체칩 상의 전극을 전기적으로 접속하는 공정으로 되어 있다.
본 발명의 리드프레임 및 그를 이용하여 제조되는 반도체장치의 제조방법에 의하면, 접착테이프의 들뜸을 반도체칩의 전극과 접속되는 리드에서 독립시킨 반도체칩의 전극과는 접속되지 않은 리드의 내부부분에 의해 억제하도록 하고 있다. 이것에 의해, 예컨대 리드프레임 형성시에는 형상이 크게 달랐다고 해도 그 리드의 형상을 본딩시에는 본래 리드의 형상으로 되돌리는 것이 가능하게 된다.
(실시예)
이하, 본 발명의 실시예를 도면을 참조하면서 상세히 설명한다.
도 1은 본 발명의 제1실시예에 따른 반도체메모리 제품의 개략구성을 나타낸 것이다. 더욱이, 도 1a는 비트구성으로 ×16제품까지를 1칩화한 64MB DRAM을 예로, ×8제품(400mil, 32pin)을 형성한 경우의 핀의 배치를 나타낸 외관도이고, 도 1b는 동일한 패키지 내를 투시하여 나타낸 평면도이다.
즉, 이 반도체메모리 제품은 예컨대, 반도체칩(11)의 표면에 접착테이프(12)를 매개로 리드프레임(13)의 리드(14) 및 더미리드(15a, 15b)가 각각 접착되어 LOC구조가 실현되어 있다.
또한, 상기 리드(14)의 각 내부리드(14a)는 그 비트구성에 따라, 미리 할당된 상기 반도체칩(11) 상의 센터패드(전극: 11a)의 각각에 본딩와이어(16)를 매개로 접속되어 있다.
그리고, 상기 반도체칩(11)의 주변부는 예컨대, 수지몰드에 의한 패키지(17)에 의해 덮여져 있다.
더욱이, 상기 패키지(17)에서 돌출한 리드(14)의 각 외부리드(14b)는, 예컨대 J자형상으로 형성되어 각각에 핀이 형성되어 있다.
상기 더미리드(15a, 15b)는 그 리드프레임(13) 상에 반도체칩(11)을 탑재하는 소위, 다이아터치의 경우에, 리드(14)의 상호간에 스페이스가 생겨 상기 접착테이프(12)가 들뜨는 것을 방지하기 위한 것이다.
여기서, 제6핀에 대응하는 상기 더미리드(15a)는 그 리드의 내부리드 부분이 복수로 분기되어 빗살무늬형상으로 형성되어 있다.
한편, 상기 더미리드(15b)는 제8핀 및 제27핀에 대응하는 그 리드(14)의 일부가 빗살무늬형상으로 분기되어 되는 것이고, 다이아터치 전에 상기 접착테이프(12) 위를 없애는 부분으로 상기 반도체칩(11) 상의 패드(11a)와 접속되는 그 리드(14)의 내부리드(14a)와 잘라지게 됨으로써, 상기 접착테이프(12) 상에 잔존시키도록 되어 있다.
더욱이, 제8핀에 대응하는 그 리드(14)의 일부에서 분기된 내부리드 부분을 더욱 연장시켜, 다른 접착테이프(12) 상에 각각 더미리드(15b)를 잔존시키도록 함으로써, 프레임 끌어당겨 돌림의 마진을 넓게하는 것이 가능하게 되어 있다.
도 2는 상기한 반도체메모리 제품의 관련된 제조방법을 나타낸 것이다.
우선, 제1핀~제32핀에 대응하는 32개의 리드(14)중 제6핀, 제8핀 및 제27핀에 대응하는 리드(14)의 일부를 빗살무늬형상으로 분기시킴으로써, 비트구성이 다르게 되기 때문에, 본래는 리드가 존재하지 않는 부분에 더미리드(15a, 15b)가 형성되어 되는 리드프레임(13)을 준비한다(도 1a).
그리고, 이 리드프레임(13)에 접착테이프(12)를 접착한다.
이 후, 제8핀 및 제27핀에 대응하는 리드(14)의 일부(도시 사선부)를 예컨대, 금형이나 레이저 등에 의해 잘라제거하고, 반도체칩(11) 상의 패드(11a)와 접속되는 인너리드(14a)와 더미리드(15b)를 자른다(도 2b).
이것에 의해, 제8핀 및 제27핀에 대응하는 리드(14)의 캐패시턴스를 다른 리드(14)와 거의 동일하게 할 수 있다. 이 때문에, 전기적 특성을 악화시키지 않고, 본래는 리드가 존재하지 않는 접착테이프(12) 상에 더미리드(15a, 15b)를 잔존시킬 수 있으며, 접착테이프(12)가 들뜨는 것을 방지할 수 있게 된다.
더욱이, 더미리드(15b)의 잘라냄은 금형이나 레이저 등을 이용하여 간단히 행할 수 있기 때문에, 접착테이프(12)를 분할하는 것 보다도 범용성이 높다.
그리고, 상기 리드프레임(13)을 상기 접착테이프(12)를 매개로 반도체칩(11)의 표면에 접착한 후, 리드(14)의 각각을 그 비트구성에 따라 미리 할당된 반도체칩(11) 상의 패드(11a)와, 본딩와이어(16)를 매개로 접속한다.
더욱이, 반도체칩(11)의 주변부를 패키지(17)에 의해 밀봉한 후, 리드프레임(13)의 프레임틀에서 각 외부리드(14b)를 잘라내고, 소정의 형상으로 형성하는 것으로, 도 1에 나타낸 구조의 반도체메모리 제품이 얻어진다.
상기와 같이, 접착테이프의 들뜸을 반도체칩의 패드와 접속되는 리드에서 독립시킨 더미리드에 의해 억제하도록 하고 있다.
즉, 리드와 리드간의 넓은 스페이스의 부분에 리드의 일부를 빗살무늬형상으로 분기시킨 더미리드를 배열설치해두고, 이 더미리드를 다이아터치 전에 리드에서 잘라내도록 하고 있다. 이것에 의해, 예컨대 리드프레임 형성시에는 형상이 크게 달랐다고 해도, 그 리드의 형상을 본딩시에는 본래의 리드의 형상으로 되돌리는 것이 가능하게 된다. 따라서, 리드의 캐패시턴스를 거의 동일하게 할 수 있기 때문에, 전기적 특성을 악화시키지 않고, 더욱이 잘라낸 더미리드를 본래는 리드가 존재하지 않는 접착테이프 상에 잔존시킴으로써, 접착테이프의 들뜸을 방지하도록 되는 것이다.
더욱이, 상기한 본 발명의 제1실시예에 있어서는 비트구성이 ×8로 된 64MB DRAM(400mil, 32pin)을 예로 설명했지만, 이에 한정하지 않고, 예컨대 ×8제품 이외의 것에 대해서도 마찬가지로 적용할 수 있다.
도 3은 비트구성이 ×16으로 된 64MB DRAM(400mil, 50pin)을 예로 나타낸 것이다.
이 경우, 예컨대 제13핀에 대응하는 리드(14)에서 빗살무늬형상으로 분기된 더미리드(15b)를 반도체칩(11)의 패드(11a)와 접속되는 내부리드(14a)에서 자른 것으로, 전기적 특성을 악화시키지 않고, 접착테이프(12)의 들뜸을 방지하는 구성으로 되어 있다.
이와 같이, 비트구성이 다른 반도체칩(11)을 핀수가 다른 패키지(17) 내에 각각에 수납하는 경우에 있어서, 전기적 특성을 악화시키는 것도 없고, 접착테이프(12)의 형상은 그대로 신뢰성을 높이는 것이 가능하게 된다.
또한, 64MB DRAM 이외의 반도체메모리 제품이나 LOC구조를 갖는 각종의 반도체장치에 적용가능하다.
더욱이, 상기한 어떤 실시예에 있어서도 반도체메모리 제품의 제조에 이용되는 리드프레임의 형상은 일예이고, 그 형상으로 한정되는 것은 아니다.
상술한 바와 같이, 본 발명에 의하면, 전기적 특성의 열화를 초래하지 않고, 접착테이프의 들뜸을 방지할 수 있어, 신뢰성이 높은 다른 기능의 1칩화가 도모된 반도체칩의 탑재에 이용하기 적합한 반도체장치의 제조방법을 제공할 수 있다.

Claims (10)

  1. 반도체장치의 제조에 이용되는 리드프레임에 있어서, 접착테이프를 매개로 반도체칩의 표면에 접착되는 리드중, 상기 반도체칩의 전극과 접속되지 않은 리드의 내부부분이 그 리드의 외부부분으로부터 잘라진 것을 특징으로 하는 리드프레임.
  2. 제1항에 있어서, 상기 내부부분의 잘라짐은 상기 접착테이프 위를 제거하는 부분에 리드의 일부를 잘라제거함으로써 행해지는 것을 특징으로 하는 리드프레임.
  3. 제1항에 있어서, 상기 내부부분의 잘라짐은 상기 접착테이프 상에 리드의 일부를 잔존시키는 것을 특징으로 하는 리드프레임.
  4. 제1항에 있어서, 상기 내부부분의 잘라짐은 내부부분이 복수로 분기되어 빗살무늬형상으로 형성된 리드의 상기 반도체칩의 전극과 접속되지 않은 내부부분만을 잘라낸 것을 특징으로 하는 리드프레임.
  5. 리드프레임 각 리드의 반도체칩 상의 전극과 접속되지 않는 내부부분을 그 리드의 외부부분으로부터 잘라내는 공정과,
    접착테이프를 매개로 상기 리드프레임을 상기 반도체칩의 표면에 접착한 후, 잘려지지 않은 상기 리드의 내부부분과 상기 반도체칩 상의 전극을 전기적으로 접속하는 공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제5항에 있어서, 상기 내부부분의 잘라짐은 상기 접착테이프 위를 제거하는 부분에 리드의 일부를 잘라제거함으로써, 행해지는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제5항에 있어서, 상기 내부부분의 잘라짐은 상기 접착테이프 상에 리드의 일부를 잔존시킨 것을 특징으로 하는 반도체장치의 제조방법.
  8. 상기 제5항에 있어서, 상기 내부부분의 잘라짐은 내부부분이 복수로 분기되어 빗살무늬형상으로 형성된 리드의 상기 반도체칩의 전극과 접속되지 않은 내부부분만을 잘라낸 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제5항에 있어서, 상기 반도체칩의 주위를 밀봉하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제5항에 있어서, 상기 반도체칩은 리드의 접속에 따라 비트구성이 다르게 되도록 구성된 메모리칩인 것을 특징으로 하는 반도체장치의 제조방법.
KR1019970050747A 1996-10-04 1997-10-01 반도체장치의제조방법 KR100284724B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP8264166A JPH10112521A (ja) 1996-10-04 1996-10-04 半導体装置の製造方法
JP96-264166 1996-10-04

Publications (2)

Publication Number Publication Date
KR19980032465A true KR19980032465A (ko) 1998-07-25
KR100284724B1 KR100284724B1 (ko) 2001-03-15

Family

ID=17399378

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970050747A KR100284724B1 (ko) 1996-10-04 1997-10-01 반도체장치의제조방법

Country Status (3)

Country Link
US (1) US6104083A (ko)
JP (1) JPH10112521A (ko)
KR (1) KR100284724B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6215174B1 (en) * 1997-01-20 2001-04-10 Matsushita Electronics Corporation Lead frame, mold for producing a resin-sealed semiconductor device, resin-sealed semiconductor device using such a lead frame
KR100632256B1 (ko) * 1999-11-12 2006-10-11 삼성전자주식회사 더미리드들을 포함하는 리드 온 칩형 리드 프레임
JP2001185578A (ja) * 1999-12-24 2001-07-06 Toshiba Corp 半導体装置
KR100447869B1 (ko) * 2001-12-27 2004-09-08 삼성전자주식회사 다핀 적층 반도체 칩 패키지 및 이에 사용되는 리드 프레임
US7511364B2 (en) * 2004-08-31 2009-03-31 Micron Technology, Inc. Floating lead finger on a lead frame, lead frame strip, and lead frame assembly including same
US7655527B2 (en) * 2006-11-07 2010-02-02 Infineon Technologies Austria Ag Semiconductor element and process of manufacturing semiconductor element
US8240029B2 (en) * 2008-11-20 2012-08-14 Powertech Technology Inc. Method for forming an isolated inner lead from a leadframe
US20200343168A1 (en) * 2019-04-25 2020-10-29 Stmicroelectronics, Inc. Lead stabilization in semiconductor packages

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5233220A (en) * 1989-06-30 1993-08-03 Texas Instruments Incorporated Balanced capacitance lead frame for integrated circuits and integrated circuit device with separate conductive layer
JPH04348045A (ja) * 1990-05-20 1992-12-03 Hitachi Ltd 半導体装置及びその製造方法
KR950012925B1 (ko) * 1992-12-31 1995-10-23 삼성전자주식회사 반도체 리이드 프레임
JPH0951067A (ja) * 1995-08-08 1997-02-18 Sony Corp リードフレーム

Also Published As

Publication number Publication date
KR100284724B1 (ko) 2001-03-15
JPH10112521A (ja) 1998-04-28
US6104083A (en) 2000-08-15

Similar Documents

Publication Publication Date Title
JP3163961B2 (ja) 半導体装置
JP2537014B2 (ja) 電子素子用リ―ドフレ―ム・パッケ―ジ
US6316727B1 (en) Multi-chip semiconductor package
KR100328143B1 (ko) 계층화된 도전 평면을 갖는 리드 프레임
KR970006529B1 (ko) 반도체 장치
US6133067A (en) Architecture for dual-chip integrated circuit package and method of manufacturing the same
KR100284724B1 (ko) 반도체장치의제조방법
US6777790B2 (en) Redundant pinout configuration for signal enhancement in IC packages
US5451814A (en) Multi-chip module integrated circuit
KR20010037254A (ko) 반도체패키지
US5327009A (en) Miniaturized integrated circuit package
US6242285B1 (en) Stacked package of semiconductor package units via direct connection between leads and stacking method therefor
JP2918574B2 (ja) 半導体装置
US5719748A (en) Semiconductor package with a bridge for chip area connection
US6153506A (en) Integrated circuit having reduced probability of wire-bond failure
KR20000076635A (ko) 반도체 장치
JP2004228259A (ja) 半導体装置及びそれを用いた電子装置
KR100355797B1 (ko) 반도체패키지 및 그 제조 방법
KR20010058586A (ko) 반도체패키지 및 이를 이용한 실장방법
KR100225757B1 (ko) Loc 형 반도체 장치
JPH02153557A (ja) 樹脂封止型半導体装置
KR100352115B1 (ko) 반도체패키지
KR100384334B1 (ko) 반도체패키지
JP2972486B2 (ja) 半導体装置
KR0163308B1 (ko) 테이프 패드가 형성되어 있는 박막 테이프 및 이를 이용한 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101124

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee