JP2004228259A - 半導体装置及びそれを用いた電子装置 - Google Patents
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Abstract
【課題】広範囲の実装形態に適用することができる半導体装置の積層実装を可能とする。
【解決手段】半導体チップ１と、この半導体チップの周囲に配置され封止体６下面から露出して外部端子となるリード４の内端とを電気的に接続した半導体装置において、前記リードの外端が、半導体装置の封止体外縁にて下方に延在する。また、この半導体装置を用いた電子装置において、前記半導体装置では、リードの外端が前記封止体外縁にて下方に延在して前記封止体下方に空間を形成し、この空間に他の半導体装置を収容する積層実装を行なう。本発明によれば、封止体の下方に形成した空間に独立した半導体装置を収容して積層実装を行なうことができるので、各種半導体装置の積層実装を行なうことが可能であり、広範囲な実装形態にて半導体装置の積層を可能とすることができる。
【選択図】 図３
【解決手段】半導体チップ１と、この半導体チップの周囲に配置され封止体６下面から露出して外部端子となるリード４の内端とを電気的に接続した半導体装置において、前記リードの外端が、半導体装置の封止体外縁にて下方に延在する。また、この半導体装置を用いた電子装置において、前記半導体装置では、リードの外端が前記封止体外縁にて下方に延在して前記封止体下方に空間を形成し、この空間に他の半導体装置を収容する積層実装を行なう。本発明によれば、封止体の下方に形成した空間に独立した半導体装置を収容して積層実装を行なうことができるので、各種半導体装置の積層実装を行なうことが可能であり、広範囲な実装形態にて半導体装置の積層を可能とすることができる。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置或いはそれを用いた電子装置に関し、特に、半導体装置の積層実装に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体装置では、単結晶シリコン等のウェハに設けられた複数の素子形成領域に、半導体素子或いは配線パターンを一括して形成して形成した後に、夫々の素子形成領域を個々の半導体チップとして分離された個々の半導体チップが、例えばベース基板或いはリードフレームに固定するダイボンディング及びワイヤボンディング等の実装工程及び樹脂封止等の封止工程を経て半導体装置として完成する。
【０００３】
同一の半導体チップであっても、その目的用途に応じて種々の実装形態が採用されており、半導体装置として、製造が比較的容易で低コストであることから、樹脂を用いた封止体によって半導体チップを覆い、封止体から延在するリードを外部端子とするＱＦＰ型等の半導体装置が広く用いられていたが、このリードが封止体側面から延在しているために、実装状態では、リードと配線基板との接続領域が半導体装置の周囲に必要となる。
【０００４】
このため、半導体装置周囲の前記接続領域の面積を縮小して電子装置を小型化するために、前記封止体の底面外周部にてリード底面を封止体から露出させて半導体装置の外部端子とする底面端子型の半導体装置が考えられた。底面端子型の半導体装置としては、ＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ−ｌｅａｄ）型或いはＳＯＮ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｎｏｎ−ｌｅａｄ）型等の半導体装置が知られている。
【０００５】
図１はＱＦＮ型半導体装置を示す縦断面図である。ＱＦＮ型の半導体装置では、単結晶シリコン等の半導体基板に所定の素子を形成した半導体チップ１を、レジン又は銀ペースト等の接合剤２によってタブ３に固定し、タブ３の４周囲に配置されているリード４の内端と半導体チップ１のパッドとをボンディングワイヤ５によって電気的に接続し、半導体チップ１、タブ３、リード４、ボンディングワイヤ５は、例えばエポキシ樹脂にフィラを混入させた封止樹脂を用いた封止体６によってリード４の底面を露出させた状態で封止してある。
【０００６】
一方、こうした半導体装置が実装される例えばメモリモジュールでは、画像データ等の大容量のデータを円滑に処理することが求められており、大容量データを処理するためにより多くのメモリ容量が必要となっている。こうしたメモリの大容量化の要求に対しては、メモリチップの高集積化による大容量化によって単位モジュールの容量を増加させているが、メモリチップの大容量化だけでは更なる大容量化の要求に応えることが難しい。
【０００７】
また、メモリの容量を増加させるためには、実装するモジュールの数を増加させることも考えられるが、実装するスペースの問題或いはモジュールを接続する配線長の増加の問題があり好ましくない。このため、こうした大容量化の要求を満たすために、より高密度に実装することのできるメモリモジュールが必要となってくる。加えて、前記大容量のデータを迅速に処理する必要性から、コンピュータ全体の処理速度の高速化が進められており、従来のモジュールをマザーボードの配線によって接続する方式では、こうした高速化への対応に限界がある。
【０００８】
【特許文献１】
特開２００１−２９１８１８号公報
【特許文献２】
特開２００１−２９１８２１号公報
【特許文献３】
特開２００２−２２２９０３号公報
このため、前述した底面端子型の半導体装置に関して、前記特許文献１，２には、単一の封止体に複数の半導体チップを積層搭載する技術が開示されており、特許文献３には、半導体チップを封止した半導体装置を複数積層する技術が開示されている。
【０００９】
【発明が解決しようとする課題】
しかし、特許文献１，２に記載の技術では、積層状態は封止体内に固定されており、特許文献３に記載の技術では、積層されるのが予め決められた半導体装置に限定され、同サイズ・同端子数の半導体装置の積層に適用が限定されてしまうという問題がある。本発明の課題は、これらの問題点を解決し、広範囲の実装形態に適用して半導体装置の積層実装を可能とする技術を提供することを目的とする。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１１】
半導体チップと、この半導体チップの周囲に配置され封止体下面から露出して外部端子となるリードの内端とを電気的に接続した半導体装置において、前記リードの外端が、半導体装置の封止体外縁にて下方に延在する。また、この半導体装置を用いた電子装置において、前記半導体装置では、リードの外端が前記封止体外縁にて下方に延在して前記封止体下方に空間を形成し、この空間に他の半導体装置を収容する積層実装を行なう。
【００１２】
本発明によれば、封止体の下方に形成した空間に独立した半導体装置を収容して積層実装を行なうことができるので、各種半導体装置の積層実装を行なうことが可能であり、広範囲な実装形態にて半導体装置の積層を可能とすることができる。
【００１３】
以下、本発明の実施の形態を説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１４】
【発明の実施の形態】
（実施の形態１）
図２は本発明の一実施の形態である半導体装置を示す縦断面図である。
【００１５】
本実施の形態の半導体装置は、単結晶シリコン等の半導体基板に所定の素子を形成した半導体チップ１を、レジン又は銀ペースト等の接合剤２によってタブ３に固定し、タブ３の周囲に列状にリード４が配置され半導体チップ１のパッドとリード４の内端とをボンディングワイヤ５によって電気的に接続してある。
【００１６】
半導体チップ１、タブ３、リード４、ボンディングワイヤ５は、例えばエポキシ樹脂にフィラを混入させた封止樹脂を用いた封止体６によってリード４の底面を封止体６の下面から露出させた状態で封止する。
【００１７】
リード４は、従来のＱＦＮ型半導体装置では図２中破線にて示す封止体６の側面にて切断されているが、本実施の形態の半導体装置では封止体の外縁にて、リード４の外端が封止体６の側方及び下方に延在するガルウイング形状に成形されている。リード４が半導体装置の下方に延在することから、半導体装置の封止体６下面からリード４の下端までの距離によって封止体６下方に空間が形成されている。
【００１８】
図３に示すのは、本実施の形態の半導体装置を用いた積層実装を行なう電子装置の例であり、この例では、封止体６の下方の前記空間にＱＦＮ型の半導体装置を収容する積層実装を行なっている。夫々の半導体装置は実装基板７の表面に形成された配線８の端部にハンダ９等を用いて接続されている。
【００１９】
例えばＤＲＡＭと基板７との接続では、アドレス線が１３本、Ｉ／Ｏ線が１６本、電源・接地が夫々５本、他にＲＡＳ、ＣＡＳ、ＯＥ、ＣＳの各信号線が設けられているが、複数の半導体記憶装置を実装する場合には、図４に実装基板７の配線の例を示すように、これらの配線の内で、ＣＳについては独立した配線でコントローラ等に接続しなければならないが、他の配線については共通接続することができる。
【００２０】
図５は、本実施の形態の変形例を示す縦断面図である。この例では、下に配置されたＱＦＮ型半導体装置のリード４の上面に、本実施の形態の半導体装置のリード４を接続しており、実装基板７と本実施の形態の半導体装置との接続に要する配線をなくすことができる。このため積層した半導体装置の実装に要する占有面積を低減させることが可能となる。
【００２１】
この場合には、ＣＳのリード４を個別化して、下に実装したＱＦＮ型半導体装置と独立させる必要がある。図６は半導体チップ１とリード４との接続部分を示す拡大平面図であり、リード４には通常は内蔵した半導体チップ１と接続されていないＮＣのリード４´があり、通常では破線にて示すように半導体チップ１のＣＳのパッドとＣＳのリード４とを接続するボンディングワイヤ５´の接続を替えて、ＣＳのパッドとこのＮＣのリード４´とを接続して、通常のＣＳのリードがＮＣのリードとして使用する。従って、半導体チップの設計或いは実装に大きな変更を加えずに本例を適用することが可能である。
【００２２】
なお、本実施の形態ではＤＲＡＭを積層する場合について説明したが、ＳＲＡＭ或いは不揮発性記憶装置等の他の半導体装置を積層実装する場合にも本発明を適用することが可能であり、更に、例えば不揮発性記憶装置とＳＲＡＭとの積層、或いはＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）と半導体記憶装置との積層等のように異種半導体装置の積層実装にも本発明を適用することが可能である。
【００２３】
（実施の形態２）
図７は本発明の他の実施の形態である半導体装置の実装状態を示す縦断面図である。
本実施の形態の半導体装置は前述した実施の形態の半導体装置と略同様の構成となっており、リード４は封止体の外縁にて、封止体６の側方及び下方に延在するガルウイング形状に成形されている。リード４が半導体装置の下方に延在することから、半導体装置の封止体６下面からリード４の下端までの距離によって封止体６下方に空間が形成されている。
【００２４】
本実施の形態の半導体装置を用いた積層実装では、封止体６の下方の前記空間にＱＦＮ型の半導体装置を収容する積層実装を行なうが、ＱＦＮ型はその向きを変えて対向する封止体６下面部分のリード４をハンダ１０等によって接続してある。夫々の半導体装置は実装基板７の表面に形成された配線８の端部にハンダ９等を用いて接続されている。
【００２５】
この場合には何れかの半導体装置に搭載される半導体チップ１を、そのパッド配置が鏡像配置になっているミラーパターンチップを用いる、或いはパッドが中央に配置されておりワイヤボンディングを変更することによりリードの配置を鏡像配置とした半導体装置を用い並列接続されるリードを共通化する。この場合にも個別に接続するリード４については前述したＮＣリード４´を利用して個別化することが可能である。
【００２６】
この実施の形態では積層する半導体装置がリードの底面で接続されているため、積層される半導体装置間の抵抗が低減されることに加えて、予め半導体装置の積層を行なうことによって、電子装置の製造では、積層された半導体装置を単一の半導体装置と同様に扱うことが可能であるため、実装が容易になるという利点がある。
【００２７】
以上、本発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。例えば本発明の半導体装置の下部空間には他の半導体装置の他に、水晶発振子、トリマ、チップ抵抗、チップコンデンサ等の電子部品等を配置することも可能である。
【００２８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、封止体の下方に形成した空間に独立した半導体装置を収容して積層実装を行なうことができるという効果がある。
（２）本発明によれば、上記効果（１）により、各種半導体装置の積層実装を行なうことができるという効果がある。
（３）本発明によれば、上記効果（１）により、特殊な半導体装置を用意する必要がないため、コストの上昇を防止することができるという効果がある。
（４）本発明によれば、上記効果（１）により、複数の半導体装置を実装する基板の占有面積を低減させて、電子装置を小型化することが可能となるという効果がある。
【図面の簡単な説明】
【図１】従来のＱＦＮ型半導体装置を示す縦断面図である。
【図２】本発明の一実施の形態である半導体装置を示す縦断面図である。
【図３】本実施の形態の半導体装置を用いた積層実装を行なう電子装置の例を示す部分縦断面図である。
【図４】本実施の形態の半導体装置を用いた積層実装を行なう電子装置の実装基板を示す部分平面図である。
【図５】本実施の形態の半導体装置を用いた積層実装を行なう電子装置の変形例を示す部分縦断面図である。
【図６】図５に示す変形例に用いる半導体装置の半導体チップとリードとの接続部分を示す拡大平面図である。
【図７】本発明の他の実施の形態である半導体装置の実装状態を示す縦断面図である。
【符号の説明】
１…半導体チップ、２…接合剤、３…タブ、４…リード、５…ボンディングワイヤ、６…封止体、７…実装基板、８…配線、９，１０…ハンダ。
【発明の属する技術分野】
本発明は、半導体装置或いはそれを用いた電子装置に関し、特に、半導体装置の積層実装に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体装置では、単結晶シリコン等のウェハに設けられた複数の素子形成領域に、半導体素子或いは配線パターンを一括して形成して形成した後に、夫々の素子形成領域を個々の半導体チップとして分離された個々の半導体チップが、例えばベース基板或いはリードフレームに固定するダイボンディング及びワイヤボンディング等の実装工程及び樹脂封止等の封止工程を経て半導体装置として完成する。
【０００３】
同一の半導体チップであっても、その目的用途に応じて種々の実装形態が採用されており、半導体装置として、製造が比較的容易で低コストであることから、樹脂を用いた封止体によって半導体チップを覆い、封止体から延在するリードを外部端子とするＱＦＰ型等の半導体装置が広く用いられていたが、このリードが封止体側面から延在しているために、実装状態では、リードと配線基板との接続領域が半導体装置の周囲に必要となる。
【０００４】
このため、半導体装置周囲の前記接続領域の面積を縮小して電子装置を小型化するために、前記封止体の底面外周部にてリード底面を封止体から露出させて半導体装置の外部端子とする底面端子型の半導体装置が考えられた。底面端子型の半導体装置としては、ＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ−ｌｅａｄ）型或いはＳＯＮ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｎｏｎ−ｌｅａｄ）型等の半導体装置が知られている。
【０００５】
図１はＱＦＮ型半導体装置を示す縦断面図である。ＱＦＮ型の半導体装置では、単結晶シリコン等の半導体基板に所定の素子を形成した半導体チップ１を、レジン又は銀ペースト等の接合剤２によってタブ３に固定し、タブ３の４周囲に配置されているリード４の内端と半導体チップ１のパッドとをボンディングワイヤ５によって電気的に接続し、半導体チップ１、タブ３、リード４、ボンディングワイヤ５は、例えばエポキシ樹脂にフィラを混入させた封止樹脂を用いた封止体６によってリード４の底面を露出させた状態で封止してある。
【０００６】
一方、こうした半導体装置が実装される例えばメモリモジュールでは、画像データ等の大容量のデータを円滑に処理することが求められており、大容量データを処理するためにより多くのメモリ容量が必要となっている。こうしたメモリの大容量化の要求に対しては、メモリチップの高集積化による大容量化によって単位モジュールの容量を増加させているが、メモリチップの大容量化だけでは更なる大容量化の要求に応えることが難しい。
【０００７】
また、メモリの容量を増加させるためには、実装するモジュールの数を増加させることも考えられるが、実装するスペースの問題或いはモジュールを接続する配線長の増加の問題があり好ましくない。このため、こうした大容量化の要求を満たすために、より高密度に実装することのできるメモリモジュールが必要となってくる。加えて、前記大容量のデータを迅速に処理する必要性から、コンピュータ全体の処理速度の高速化が進められており、従来のモジュールをマザーボードの配線によって接続する方式では、こうした高速化への対応に限界がある。
【０００８】
【特許文献１】
特開２００１−２９１８１８号公報
【特許文献２】
特開２００１−２９１８２１号公報
【特許文献３】
特開２００２−２２２９０３号公報
このため、前述した底面端子型の半導体装置に関して、前記特許文献１，２には、単一の封止体に複数の半導体チップを積層搭載する技術が開示されており、特許文献３には、半導体チップを封止した半導体装置を複数積層する技術が開示されている。
【０００９】
【発明が解決しようとする課題】
しかし、特許文献１，２に記載の技術では、積層状態は封止体内に固定されており、特許文献３に記載の技術では、積層されるのが予め決められた半導体装置に限定され、同サイズ・同端子数の半導体装置の積層に適用が限定されてしまうという問題がある。本発明の課題は、これらの問題点を解決し、広範囲の実装形態に適用して半導体装置の積層実装を可能とする技術を提供することを目的とする。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１１】
半導体チップと、この半導体チップの周囲に配置され封止体下面から露出して外部端子となるリードの内端とを電気的に接続した半導体装置において、前記リードの外端が、半導体装置の封止体外縁にて下方に延在する。また、この半導体装置を用いた電子装置において、前記半導体装置では、リードの外端が前記封止体外縁にて下方に延在して前記封止体下方に空間を形成し、この空間に他の半導体装置を収容する積層実装を行なう。
【００１２】
本発明によれば、封止体の下方に形成した空間に独立した半導体装置を収容して積層実装を行なうことができるので、各種半導体装置の積層実装を行なうことが可能であり、広範囲な実装形態にて半導体装置の積層を可能とすることができる。
【００１３】
以下、本発明の実施の形態を説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１４】
【発明の実施の形態】
（実施の形態１）
図２は本発明の一実施の形態である半導体装置を示す縦断面図である。
【００１５】
本実施の形態の半導体装置は、単結晶シリコン等の半導体基板に所定の素子を形成した半導体チップ１を、レジン又は銀ペースト等の接合剤２によってタブ３に固定し、タブ３の周囲に列状にリード４が配置され半導体チップ１のパッドとリード４の内端とをボンディングワイヤ５によって電気的に接続してある。
【００１６】
半導体チップ１、タブ３、リード４、ボンディングワイヤ５は、例えばエポキシ樹脂にフィラを混入させた封止樹脂を用いた封止体６によってリード４の底面を封止体６の下面から露出させた状態で封止する。
【００１７】
リード４は、従来のＱＦＮ型半導体装置では図２中破線にて示す封止体６の側面にて切断されているが、本実施の形態の半導体装置では封止体の外縁にて、リード４の外端が封止体６の側方及び下方に延在するガルウイング形状に成形されている。リード４が半導体装置の下方に延在することから、半導体装置の封止体６下面からリード４の下端までの距離によって封止体６下方に空間が形成されている。
【００１８】
図３に示すのは、本実施の形態の半導体装置を用いた積層実装を行なう電子装置の例であり、この例では、封止体６の下方の前記空間にＱＦＮ型の半導体装置を収容する積層実装を行なっている。夫々の半導体装置は実装基板７の表面に形成された配線８の端部にハンダ９等を用いて接続されている。
【００１９】
例えばＤＲＡＭと基板７との接続では、アドレス線が１３本、Ｉ／Ｏ線が１６本、電源・接地が夫々５本、他にＲＡＳ、ＣＡＳ、ＯＥ、ＣＳの各信号線が設けられているが、複数の半導体記憶装置を実装する場合には、図４に実装基板７の配線の例を示すように、これらの配線の内で、ＣＳについては独立した配線でコントローラ等に接続しなければならないが、他の配線については共通接続することができる。
【００２０】
図５は、本実施の形態の変形例を示す縦断面図である。この例では、下に配置されたＱＦＮ型半導体装置のリード４の上面に、本実施の形態の半導体装置のリード４を接続しており、実装基板７と本実施の形態の半導体装置との接続に要する配線をなくすことができる。このため積層した半導体装置の実装に要する占有面積を低減させることが可能となる。
【００２１】
この場合には、ＣＳのリード４を個別化して、下に実装したＱＦＮ型半導体装置と独立させる必要がある。図６は半導体チップ１とリード４との接続部分を示す拡大平面図であり、リード４には通常は内蔵した半導体チップ１と接続されていないＮＣのリード４´があり、通常では破線にて示すように半導体チップ１のＣＳのパッドとＣＳのリード４とを接続するボンディングワイヤ５´の接続を替えて、ＣＳのパッドとこのＮＣのリード４´とを接続して、通常のＣＳのリードがＮＣのリードとして使用する。従って、半導体チップの設計或いは実装に大きな変更を加えずに本例を適用することが可能である。
【００２２】
なお、本実施の形態ではＤＲＡＭを積層する場合について説明したが、ＳＲＡＭ或いは不揮発性記憶装置等の他の半導体装置を積層実装する場合にも本発明を適用することが可能であり、更に、例えば不揮発性記憶装置とＳＲＡＭとの積層、或いはＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）と半導体記憶装置との積層等のように異種半導体装置の積層実装にも本発明を適用することが可能である。
【００２３】
（実施の形態２）
図７は本発明の他の実施の形態である半導体装置の実装状態を示す縦断面図である。
本実施の形態の半導体装置は前述した実施の形態の半導体装置と略同様の構成となっており、リード４は封止体の外縁にて、封止体６の側方及び下方に延在するガルウイング形状に成形されている。リード４が半導体装置の下方に延在することから、半導体装置の封止体６下面からリード４の下端までの距離によって封止体６下方に空間が形成されている。
【００２４】
本実施の形態の半導体装置を用いた積層実装では、封止体６の下方の前記空間にＱＦＮ型の半導体装置を収容する積層実装を行なうが、ＱＦＮ型はその向きを変えて対向する封止体６下面部分のリード４をハンダ１０等によって接続してある。夫々の半導体装置は実装基板７の表面に形成された配線８の端部にハンダ９等を用いて接続されている。
【００２５】
この場合には何れかの半導体装置に搭載される半導体チップ１を、そのパッド配置が鏡像配置になっているミラーパターンチップを用いる、或いはパッドが中央に配置されておりワイヤボンディングを変更することによりリードの配置を鏡像配置とした半導体装置を用い並列接続されるリードを共通化する。この場合にも個別に接続するリード４については前述したＮＣリード４´を利用して個別化することが可能である。
【００２６】
この実施の形態では積層する半導体装置がリードの底面で接続されているため、積層される半導体装置間の抵抗が低減されることに加えて、予め半導体装置の積層を行なうことによって、電子装置の製造では、積層された半導体装置を単一の半導体装置と同様に扱うことが可能であるため、実装が容易になるという利点がある。
【００２７】
以上、本発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。例えば本発明の半導体装置の下部空間には他の半導体装置の他に、水晶発振子、トリマ、チップ抵抗、チップコンデンサ等の電子部品等を配置することも可能である。
【００２８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、封止体の下方に形成した空間に独立した半導体装置を収容して積層実装を行なうことができるという効果がある。
（２）本発明によれば、上記効果（１）により、各種半導体装置の積層実装を行なうことができるという効果がある。
（３）本発明によれば、上記効果（１）により、特殊な半導体装置を用意する必要がないため、コストの上昇を防止することができるという効果がある。
（４）本発明によれば、上記効果（１）により、複数の半導体装置を実装する基板の占有面積を低減させて、電子装置を小型化することが可能となるという効果がある。
【図面の簡単な説明】
【図１】従来のＱＦＮ型半導体装置を示す縦断面図である。
【図２】本発明の一実施の形態である半導体装置を示す縦断面図である。
【図３】本実施の形態の半導体装置を用いた積層実装を行なう電子装置の例を示す部分縦断面図である。
【図４】本実施の形態の半導体装置を用いた積層実装を行なう電子装置の実装基板を示す部分平面図である。
【図５】本実施の形態の半導体装置を用いた積層実装を行なう電子装置の変形例を示す部分縦断面図である。
【図６】図５に示す変形例に用いる半導体装置の半導体チップとリードとの接続部分を示す拡大平面図である。
【図７】本発明の他の実施の形態である半導体装置の実装状態を示す縦断面図である。
【符号の説明】
１…半導体チップ、２…接合剤、３…タブ、４…リード、５…ボンディングワイヤ、６…封止体、７…実装基板、８…配線、９，１０…ハンダ。
Claims (5)
- 半導体チップと、この半導体チップの周囲に配置され封止体下面から露出して外部端子となるリードの内端とを電気的に接続した半導体装置において、
前記リードの外端が、半導体装置の封止体外縁にて下方に延在することを特徴とする半導体装置。 - 前記リードがガルウイング形状で延在することを特徴とする請求項１に記載の半導体装置。
- 半導体チップと、この半導体チップの周囲に配置され封止体下面から露出して外部端子となるリードの内端とを電気的に接続した一の半導体装置を用いた電子装置において、
前記一の半導体装置では、リードの外端が前記封止体外縁にて下方に延在して前記封止体下方に空間を形成し、この空間に他の半導体装置を収容する積層実装を行なうことを特徴とする電子装置。 - 半導体チップと、この半導体チップの周囲に配置され封止体下面から露出して外部端子となるリードの内端とを電気的に接続した一の半導体装置を用いた電子装置において、
前記一の半導体装置では、リードの外端が前記封止体外縁にて下方に延在して前記封止体下方に空間を形成し、この空間に他の半導体装置を収容する積層実装を行ない、他の半導体装置は一の半導体装置とは向きを変えて対向させた夫々のリードを接続することを特徴とする電子装置。 - 前記他の半導体装置がＱＦＮ型の半導体装置であることを特徴とする請求項３又は請求項４に記載の電子装置。
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