KR20000076635A - 반도체 장치 - Google Patents

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Abstract

외부접속용 패드를 늘릴 수 있는 반도체 장치를 제공한다.
본 발명의 반도체 장치는, 각종 논리회로가 형성되는 내부 셀 영역(1)과, 외부 접속용 패드와 내부 셀 영역(1)과의 신호의 주고받음을 행하는 I/O 셀 영역(3)과, I/O 셀 영역(3)의 외측에 형성되는 외부 패드 영역(2a)과, 내부 셀 영역(1)과 I/O 셀 영역(3)과의 사이에 형성되는 내부 패드 영역(2b)을 구비한다. I/O 셀 영역(3)의 외측뿐만 아니라, I/O 셀 영역(3)과 내부 셀 영역(1) 사이에도 내부 패드 영역(2b)을 설치하기 때문에, 종래보다도 외부접속용 패드의 수를 늘릴 수 있으며, 칩의 다핀화에 대응할 수 있게 된다. 또한, 패드의 간격을 좁게 할 필요가 없기 때문에, 신뢰성이 향상되고, 제조 수율이 높아진다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 게이트 어레이(Gate Array;GA)나 엠베디드 어레이(Embedded Array;EA)의 마스터 구조 및 레이아웃 구성에 관한 것이다.
요즘, 노트형 컴퓨터 등의 휴대전자기기의 보급에 의해, CPU 주변의 회로를 1개의 칩으로 모아서 실장면적의 감소를 도모하는 일이 많아지고 있다. 이러한 다기능 칩은, 게이트 어레이나 엠베디드 어레이를 이용하여 구성하는 것이 일반적이다.
도 7은 종래의 게이트 어레이의 레이아웃도이다. 종래의 게이트 어레이는, 각종 논리회로가 형성되는 내부 셀 영역(1)과, 외부 배선이 접속되는 패드 영역(2)과, 내부 셀 영역(1) 및 패드 영역(2) 사이에 형성되는 I/O 셀 영역(3)을 갖는다. 내부 셀 영역(1)내의 입출력 단자는 I/O 셀 영역(3)을 통해서 패드 영역(2)내의 대응하는 패드에 접속된다.
패드 영역(2)에는, 소정간격으로 복수의 패드가 형성되어 있다. 각 패드는, 도시하지 않은 캐리어 테이프를 통해 도시하지 않은 패키지의 외부핀에 접속된다.
상술한 다기능 테이프는, 외부와 주고받는 신호의 종류가 많기 때문에, 칩내에 다수의 외부접속용 패드를 설치한 필요가 있다. 그러나, 종래의 게이트 어레이는, 도 7에 도시한 바와 같이, 칩의 외주측에만 패드 영역(2)을 형성하고 있기 때문에, 패드 수를 그다지 늘릴 수 없었다. 이 때문에, 내부 셀 영역(1)이나 I/O 셀 영역(3)에 빈 공간이 있어도, 패드 영역(2)이 충분하지 않기 때문에 회로를 형성할 수 없다는 문제가 있었다.
본 발명은, 이러한 점을 감안하여 이루어진 것으로, 그 목적은, 외부접속용 패드를 다수 형성할 수 있는 반도체 장치를 제공하는데 있다.
도 1은 게이트 어레이의 제1 실시 형태의 레이아웃도.
도 2는 외부 패드 영역과 내부 패드 영역의 일부를 확대한 도면.
도 3은 패드에 접속된 캐리어 테이프를 도시한 도면.
도 4는 내부 패드 영역내의 패드를 주로 전원/접지단자용으로 이용하는 예를 도시한 도면.
도 5는 도 4의 게이트 어레이의 일부를 확대한 도면.
도 6은 게이트 어레이의 제2 실시 형태의 레이아웃도.
도 7은 종래의 게이트 어레이의 레이아웃도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 내부 셀 영역
2 : 패드 영역
2a : 외부 패드 영역
2b : 내부 패드 영역
3 : I/O 셀 영역
4 : 배선층
6: 전원층
상술한 과제를 해결하기 위해서, 청구항 1 기재의 발명은, 각종 논리회로를 형성할 수 있는 내부 셀 영역과, 외부접속용의 복수의 패드가 형성되는 패드 영역과, 상기 내부 셀 영역과 상기 패드 영역 사이에서 신호를 주고받는 I/O 셀 영역을 구비한 반도체 장치에 있어서, 상기 패드 영역은, 상기 I/O 셀 영역의 외측에 형성되는 외부 패드 영역과, 상기 내부 셀 영역과 상기 I/O 셀 영역 사이에 형성되는 내부 패드 영역을 갖는다.
청구항 2 기재의 발명은, 각종 논리회로를 형성할 수 있는 내부 셀 영역과, 외부접속용의 복수의 패드가 형성되는 패드 영역과, 상기 내부 셀 영역과 상기 패드 영역 사이에서 신호를 주고받는 I/O 셀 영역을 구비한 반도체 장치에 있어서, 상기 패드 영역은, 상기 I/O 셀 영역의 외측에 형성되는 외부 패드 영역과, 상기 내부 셀 영역의 테두리를 따라서 상기 내부 셀 영역내에 형성되는 내부 패드 영역을 갖는다.
청구항 1 기재의 발명에서는, 내부 셀 영역과 I/O 셀 영역 사이에 내부 패드 영역을 설치하기 때문에, 종래보다도 외부접속용의 패드수를 늘릴 수 있다.
청구항 2 기재의 발명에서는, 내부 셀 영역내의 빈 공간에 내부 패드 영역을 설치하기 때문에, 종래보다도 외부접속용의 패드수를 늘릴 수 있으며, 또한, 내부 셀 영역내의 빈 공간을 유효하게 활용할 수 있다.
청구항 3 기재의 발명에서는, 내부 셀 영역과 I/O 셀 영역을 접속하는 배선층을 내부 패드 영역내의 인접하는 패드 사이에 형성하기 때문에, 배선층의 배선길이가 길어질 우려는 없다.
청구항 4 기재의 발명에서는, 내부 패드 영역내에 전원단자용 패드와, 접지단자용 패드를 형성할 수 있다.
청구항 5 기재의 발명에서는, 내부 셀 영역의 배선층과 동일한 층에, I/O 셀 영역과 내부 패드 영역을 접속하는 배선층을 형성하기 때문에, 내부 패드 영역 전용의 배선층을 별도로 설치하지 않고서 끝내며, 구조를 간략화할 수 있다.
이하, 본 발명에 관한 반도체 장치를 게이트 어레이에 적용한 예에 대해서 도면을 참조하면서 구체적으로 설명한다.
(제1 실시 형태)
도 1은 게이트 어레이의 제1 실시 형태의 레이아웃도이다. 도 1의 게이트 어레이는, 각종 논리회로가 형성되는 내부 셀 영역(1)과, 외부접속용 패드와 내부 셀 영역(1)과의 신호의 주고받음을 행하는 I/O 셀 영역(3)과, I/O 셀 영역(3)의 외측에 형성되는 외부 패드 영역(2a)과, 내부 셀 영역(1)과 I/O 셀 영역(3) 사이에 형성되는 내부 패드 영역(2b)을 구비한다.
즉, 도 1의 게이트 어레이는 내부 패드 영역(2b)을 새롭게 설치한 점에 특징이 있다.
도 2는 외부 패드 영역(2a)과 내부 패드 영역(2b)의 일부를 확대한 도면이다. 도시한 바와 같이, 각 패드 영역(2)에는 복수의 패드(P1)가 소정 간격으로 형성되고, 외부 패드 영역(2a) 내의 패드 간격을 내부 패드 영역(2b) 내의 패드 간격보다도 좁게 한다. 외부 패드 영역(2a)내에 형성되는 패드 간격은 종래와 동일하다.
또한, 각 패드 영역(2a,2b)은 모두 I/O 셀 영역(3)을 통해 내부 셀 영역(1)과의 신호의 주고받음을 행한다. 내부 셀 영역(1)과 I/O 셀 영역(3)을 접속하는 배선층(4)은, 내부 패드 영역(2b) 내의 인접하는 패드(P2) 사이를 통과하도록 형성된다.
도 1의 게이트 어레이를 패키징할 경우, 외부 패드 영역(2a)과 내부 패드 영역(2b)은, 도 3과 같은 캐리어 테이프(5)를 통해 패키지의 외부 접속 단자(도시 생략)에 접속된다.
도 4는 내부 패드 영역(2b) 내의 패드를 주로 전원단자용과 접지단자용으로 이용할 경우의 게이트 어레이의 레이아웃도이다. 도 4의 게이트 어레이는, 내부 셀 영역(1)과 내부 패드 영역(2b) 사이에, 내부 셀 영역(1)을 둘러싸도록 전원층(VDD층)(6)과 접지층(VSS층)(7)을 형성한다. 또한 외부 패드 영역(2a)의 외측에는 칩 단위로 분할하기 위한 다이싱라인(8)이 형성되어 있다.
도 5는 도 4의 게이트 어레이의 일부를 확대한 도면이다. 도시한 바와 같이, 내부 패드 영역(2b)내의 패드(P2)는, 전원층(6)이나 접지층(7) 중 어느 하나에 접속되어 있다. 이들 패드(P2)는 I/O 셀 영역(3)을 통해 외부 패드 영역(2a)내의 패드(P1)와도 접속되어 있다.
또한, 내부 패드 영역(2b)내의 일부의 패드(P2)는, 전원층(6)에도 접지층(7)에도 접속되지 않으며, I/O 셀 영역(3)을 통해 내부 셀 영역(1)과의 사이에서 신호를 주고받기 위해서 이용된다.
도 4의 전원층(6)이나 접지층(7)이 배선층(4)과 단락되지 않도록, 예컨대, 전원층(6)이나 접지층(7)의 세로열은 1층으로, 가로열은 2층으로 형성되고, 배선층(4)은 3층으로 형성된다.
또한, 내부 패드 영역(2b)과 I/O 셀 영역(3)을 접속하는 배선층(4)을, 내부 셀 영역(1) 내의 배선층과 동일한 층(예컨대, 3층)으로 형성하면, 내부 패드 영역(2b)용의 배선층을 새롭게 설치하지 않고 끝나서, 제조 공정을 간략화할 수 있다.
이와 같이, 제1 실시 형태에서는, I/O 셀 영역(3)의 외측에 패드 영역(2)을 설치할 뿐 아니라, I/O 셀 영역(3)과 내부 셀 영역(1) 사이에도 내부 패드 영역(2b)을 설치하기 때문에, 종래보다도 외부접속용 패드의 수를 늘릴 수 있으며, 칩의 다핀화에 용이하게 대응할 수 있다. 또한, 패드의 간격을 좁게할 필요가 없기 때문에, 제조시의 신뢰성이 향상되고, 제조 수율이 높아진다.
(제2 실시 형태)
제2 실시 형태는, 내부 셀 영역(1)의 일부에 내부 패드 영역(2b)을 형성하는 것이다.
도 6은 게이트 어레이의 제2 실시 형태의 레이아웃도이다. 도 6의 게이트 어레이는, 내부 셀 영역(1)과 I/O 셀 영역(3) 사이에 내부 패드 영역(2b)을 형성하는 점에서는 도 1과 공통되지만, 내부 패드 영역(2b)을 내부 셀 영역(1)내에 형성하는 점에서는 도 1과 다르다. 도 6의 내부 패드 영역(2b)은, 내부 셀 영역(1)내의 테두리를 따라서 형성된다.
도 6의 게이트 어레이도 도 2와 마찬가지로, 외부 패드 영역(2a)내의 패드 간격을 내부 패드 영역(2b)내의 패드 간격보다도 좁게 하고 있으며, 패드(P1,P2)와 내부 셀 영역(1)은 I/O 셀 영역(3)을 통해 접속되어 있다.
또한, 도 6의 내부 패드 영역(2b)내의 각 패드를 도 5와 마찬가지로, 전원층이나 접지층에 접속해도 된다.
이와 같이, 제2 실시 형태에서는, 내부 셀 영역(1) 내의 빈 공간을 이용하여, 내부 셀 영역(1)의 일부를 이용하여 내부 패드 영역(2b)을 형성하기 때문에, I/O 셀 영역(3)이나 외부 패드 영역(2a)의 사이즈를 변경하지 않고 끝낸다.
상술한 각 실시 형태에서는, 내부 셀 영역(1)의 외측 4방향으로 내부 패드 영역(2b)을 형성하는 예를 설명하였지만, 2방향 또는 1방향에만 내부 패드 영역(2b)을 형성하여도 된다.
또한, 상술한 각 실시 형태에서는, 내부 패드 영역(2b) 내의 패드 간격을 외부 패드 영역(2a)내의 패드 간격보다도 넓게 하는 예를 설명하였지만, 반대로, 좁게 하거나 또는 패드 간격을 동일하게 하여도 된다.
또한, 상술한 각 실시 형태에서는, 내부 패드 영역(2b)을 주로 전원단자용 및 접지단자용으로 이용하는 예를 설명하였지만, 다른 목적으로 이용하여도 된다.
이상 상세히 설명한 바와 같이, 본 발명에 의하면, I/O 셀 영역의 외측에 패드 영역을 설치할 뿐 아니라, I/O 셀 영역과 내부 셀 영역 사이에도 내부 패드 영역을 설치하기 때문에, 종래보다도 외부접속용 패드의 수를 늘릴 수 있으며, 칩의 다핀화에 대응할 수 있게 된다. 또한, 패드의 간격을 좁게 할 필요가 없기 때문에, 신뢰성이 향상되고, 제조 수율도 높아진다.
또한, 내부 패드 영역과 I/O 셀 영역을 접속하는 배선층을, 내부 셀 영역내의 배선층과 동일한 층(예컨대, 3층)으로 형성할 수 있기 때문에, 내부 패드 영역용의 배선층을 새롭게 설치할 필요가 없어지고, 제조 공정을 간략화할 수 있다.

Claims (5)

  1. 각종 논리회로를 형성할 수 있는 내부 셀 영역과, 외부접속용의 복수의 패드가 형성되는 패드 영역과, 상기 내부 셀 영역과 상기 패드 영역 사이에서 신호를 주고받는 I/O 셀 영역을 구비한 반도체 장치에 있어서,
    상기 패드 영역은,
    상기 I/O 셀 영역의 외측에 형성되는 외부 패드 영역과,
    상기 내부 셀 영역과 상기 I/O 셀 영역 사이에 형성되는 내부 패드 영역
    을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 각종 논리회로를 형성할 수 있는 내부 셀 영역과, 외부접속용의 복수의 패드가 형성되는 패드 영역과, 상기 내부 셀 영역과 상기 패드 영역 사이에서 신호를 주고받는 I/O 셀 영역을 구비한 반도체 장치에 있어서,
    상기 패드 영역은,
    상기 I/O 셀 영역의 외측에 형성되는 외부 패드 영역과,
    상기 내부 셀 영역의 테두리를 따라서 상기 내부 셀 영역내에 형성되는 내부 패드 영역
    을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 내부 셀 영역과 I/O 셀 영역을 접속하는 배선층은, 상기 내부 패드 영역 내의 인접하는 패드 사이를 통과하도록 형성되는 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서, 상기 내부 패드 영역과 상기 내부 셀 영역 사이에서, 상기 내부 셀 영역을 둘러싸도록 형성되는 전원 라인 영역 및 접지 라인 영역을 가지며,
    상기 내부 패드 영역 내에 형성되는 복수의 패드 중 적어도 일부는, 상기 전원 라인 영역 또는 상기 접지 라인 영역에 접속되는 것을 특징으로 하는 반도체 장치.
  5. 제1항 또는 제2항에 있어서, 상기 내부 셀 영역의 배선층과 동일한 층에, 상기 I/O 셀 영역과 상기 내부 패드 영역을 접속하는 배선층을 형성하는 것을 특징으로 하는 반도체 장치.
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