JPH065782A - 半導体チップコーナー部のレイアウト方法、及び半導体集積回路装置 - Google Patents
半導体チップコーナー部のレイアウト方法、及び半導体集積回路装置Info
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- JPH065782A JPH065782A JP4160626A JP16062692A JPH065782A JP H065782 A JPH065782 A JP H065782A JP 4160626 A JP4160626 A JP 4160626A JP 16062692 A JP16062692 A JP 16062692A JP H065782 A JPH065782 A JP H065782A
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- semiconductor
- corner part
- bonding pads
- integrated circuit
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Dram (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は、半導体チップコーナー部の
空きスペースを有効に活用するための技術を提供するこ
とにある。 【構成】 電源の種類に対応して電源用ボンディングパ
ッド８，９，１０，１１を半導体チップのコーナ部に配
置し、接続パターン１２とチップ外周の電源配線４，
５，６，７をスルーホール１３により接続することによ
り、上記ボンディングパッド８，９，１０，１１を電源
端子として使用可能とし、それによって半導体チップコ
ーナー部の有効利用を図る。
空きスペースを有効に活用するための技術を提供するこ
とにある。 【構成】 電源の種類に対応して電源用ボンディングパ
ッド８，９，１０，１１を半導体チップのコーナ部に配
置し、接続パターン１２とチップ外周の電源配線４，
５，６，７をスルーホール１３により接続することによ
り、上記ボンディングパッド８，９，１０，１１を電源
端子として使用可能とし、それによって半導体チップコ
ーナー部の有効利用を図る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体チップコーナー
部のレイアウト方法に関し、例えばゲートアレイなどの
ように、多ピン化が要求される半導体集積回路装置に適
用して有効な技術に関する。
部のレイアウト方法に関し、例えばゲートアレイなどの
ように、多ピン化が要求される半導体集積回路装置に適
用して有効な技術に関する。
【０００２】
【従来の技術】例えばゲートアレイのように多層配線構
造を持つ半導体集積回路装置において、外部より供給さ
れた電源は、一対の電源配線を通じて上記半導体集積回
路装置の内部に送られる。上記一対の電源配線のうち一
方はレベルの高い電源端子（以下単に電源端子Ｖｃｃと
も称する）に接続され、別の電源配線はレベルの低い電
源端子（以下単に接地端子Ｖｓｓとも称する）に接続さ
れる。上記電源配線は、上記ゲートアレイの外周部に形
成されている。
造を持つ半導体集積回路装置において、外部より供給さ
れた電源は、一対の電源配線を通じて上記半導体集積回
路装置の内部に送られる。上記一対の電源配線のうち一
方はレベルの高い電源端子（以下単に電源端子Ｖｃｃと
も称する）に接続され、別の電源配線はレベルの低い電
源端子（以下単に接地端子Ｖｓｓとも称する）に接続さ
れる。上記電源配線は、上記ゲートアレイの外周部に形
成されている。
【０００３】尚、ゲートアレイについて記載された文献
の例としては、１９８５年６月３日に日経ＢＰ社から発
行された「日経エレクトロニクス（１５１頁〜１７７
頁）がある。
の例としては、１９８５年６月３日に日経ＢＰ社から発
行された「日経エレクトロニクス（１５１頁〜１７７
頁）がある。
【０００４】
【発明が解決しようとする課題】ボンディング技術の進
歩によりボンディングパッド間の距離は縮まっており、
それに伴いピン数も増大されているが、パッド間距離を
小さくすることによりＩ／Ｏセルの高さが高くなり、チ
ップコーナー部の空きスペースはさらに広がる傾向にあ
り、この空きスペースを有効に活用すべきである。
歩によりボンディングパッド間の距離は縮まっており、
それに伴いピン数も増大されているが、パッド間距離を
小さくすることによりＩ／Ｏセルの高さが高くなり、チ
ップコーナー部の空きスペースはさらに広がる傾向にあ
り、この空きスペースを有効に活用すべきである。
【０００５】本発明の目的は、半導体チップコーナー部
の空きスペースを有効に活用するための技術を提供する
ことにある。
の空きスペースを有効に活用するための技術を提供する
ことにある。
【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００８】すなわち、多層配線構造が採用されるとと
もに、複数種類の電源配線が互いに所定の間隔を保って
並設されるとき、半導体チップのコーナー部に、少なく
とも上記電源配線の種類に対応して複数の電源用ボンデ
ィングパッドを配置するものであり、また、そのように
電源配線の種類に対応して複数の電源用ボンディングパ
ッドを配置して半導体集積回路装置を構成するものであ
る。
もに、複数種類の電源配線が互いに所定の間隔を保って
並設されるとき、半導体チップのコーナー部に、少なく
とも上記電源配線の種類に対応して複数の電源用ボンデ
ィングパッドを配置するものであり、また、そのように
電源配線の種類に対応して複数の電源用ボンディングパ
ッドを配置して半導体集積回路装置を構成するものであ
る。
【０００９】
【作用】上記した手段によれば、上記電源用ボンディン
グパッドを半導体チップコーナー部に配置し、それを電
源端子として使用可能とすることは、チップコーナー部
の空きスペースを有効に活用を達成する。
グパッドを半導体チップコーナー部に配置し、それを電
源端子として使用可能とすることは、チップコーナー部
の空きスペースを有効に活用を達成する。
【００１０】
【実施例】図２には本発明の一実施例であるゲートアレ
イの構成図が示され、図１にはその主要部Ａが拡大され
て示される。尚、同図においては層間絶縁膜は省略して
ある。
イの構成図が示され、図１にはその主要部Ａが拡大され
て示される。尚、同図においては層間絶縁膜は省略して
ある。
【００１１】同図に示されるゲートアレイは、特に制限
されないが、半導体基板１表面の中央部に、Ｐチャンネ
ル型ＭＩＳＦＥＴとＮチャンネル型ＭＩＳＦＥＴとを２
個づつ備えたＣＭＩＳＦＥＴにて形成されたゲート２２
を規則的に配置して成るものである。上記ゲート２２は
論理回路の基本となるもので、上記複数のゲート２２
を、図示しない信号配線にて結合させることにより所望
の論理回路を構成することができる。上記信号配線は、
第１層目配線層に形成されている。
されないが、半導体基板１表面の中央部に、Ｐチャンネ
ル型ＭＩＳＦＥＴとＮチャンネル型ＭＩＳＦＥＴとを２
個づつ備えたＣＭＩＳＦＥＴにて形成されたゲート２２
を規則的に配置して成るものである。上記ゲート２２は
論理回路の基本となるもので、上記複数のゲート２２
を、図示しない信号配線にて結合させることにより所望
の論理回路を構成することができる。上記信号配線は、
第１層目配線層に形成されている。
【００１２】上記ゲート２２は列状に配置されてセル列
を形成し、複数個の上記セル列を一定の間隔をおいて行
状に配置してゲート領域２が構成される。上記セル列同
志の間隙はチャンネルと呼ばれ、信号配線を形成するた
めのスペースとなる。上記ゲート２２形成領域の周囲に
は入出力バッファであるＩ／Ｏセル３が連続的に形成さ
れ、さらに当該ゲートアレイ外周には外部との電気的接
続を採るためのボンディングパッド２１が配置されてい
る。
を形成し、複数個の上記セル列を一定の間隔をおいて行
状に配置してゲート領域２が構成される。上記セル列同
志の間隙はチャンネルと呼ばれ、信号配線を形成するた
めのスペースとなる。上記ゲート２２形成領域の周囲に
は入出力バッファであるＩ／Ｏセル３が連続的に形成さ
れ、さらに当該ゲートアレイ外周には外部との電気的接
続を採るためのボンディングパッド２１が配置されてい
る。
【００１３】上記ゲートアレイ外周部の上記Ｉ／Ｏセル
３の上層には、外部から供給された電気を上記ゲート領
域２内に伝達するためにアルミニウムにて成る電源配線
４，５，６，７が並設されている。本実施例において
は、特に制限されないが、上記電源配線４，５，６，７
は第２層目配線層上に形成されている。
３の上層には、外部から供給された電気を上記ゲート領
域２内に伝達するためにアルミニウムにて成る電源配線
４，５，６，７が並設されている。本実施例において
は、特に制限されないが、上記電源配線４，５，６，７
は第２層目配線層上に形成されている。
【００１４】デバイスの高速化に伴うノイズ対策のため
電源配線をゲート領域２及び入力バッファ用と、出力バ
ッファ用とに分ける方法が一般的になってきている。そ
こで、本実施例では、そのように電源配線が使い分けら
れる。すなわち、電源配線４５は、ゲート領域２及び入
力バッファ用に割り当てられ、電源配線６，７は、出力
バッファ用に割り当てられる。
電源配線をゲート領域２及び入力バッファ用と、出力バ
ッファ用とに分ける方法が一般的になってきている。そ
こで、本実施例では、そのように電源配線が使い分けら
れる。すなわち、電源配線４５は、ゲート領域２及び入
力バッファ用に割り当てられ、電源配線６，７は、出力
バッファ用に割り当てられる。
【００１５】そして、半導体チップのコーナー部の有効
利用を図るため、電源用ボンディングパッド８，９，１
０，１１を半導体チップのコーナ部に配置し、接続パタ
ーン１２とチップ外周の電源配線４，５，６，７をスル
ーホール１３により接続することにより、上記ボンディ
ングパッド８，９，１０，１１を電源端子として使うこ
とを可能にしている。この場合、一つのコーナー部で電
源用ボンディングパッド数は４個であるが、増加用パッ
ド１４を配置することにより、電源端子数をさらに増や
すことを可能にしている。
利用を図るため、電源用ボンディングパッド８，９，１
０，１１を半導体チップのコーナ部に配置し、接続パタ
ーン１２とチップ外周の電源配線４，５，６，７をスル
ーホール１３により接続することにより、上記ボンディ
ングパッド８，９，１０，１１を電源端子として使うこ
とを可能にしている。この場合、一つのコーナー部で電
源用ボンディングパッド数は４個であるが、増加用パッ
ド１４を配置することにより、電源端子数をさらに増や
すことを可能にしている。
【００１６】このように本実施例においては、電源の種
類に対応して電源用ボンディングパッド８，９，１０，
１１を半導体チップのコーナ部に配置し、接続パターン
１２とチップ外周の電源配線４，５，６，７をスルーホ
ール１３により接続することにより、上記ボンディング
パッド８，９，１０，１１を電源端子として使用可能と
し、それによって半導体チップコーナー部の有効利用を
図ることができる。また、電源配線がコーナー部近傍に
まで形成されている関係で、当該コーナー部に電源用ボ
ンディングパッドを配置した場合でも、それと電源配線
を接続パターンで結合するのは容易である。
類に対応して電源用ボンディングパッド８，９，１０，
１１を半導体チップのコーナ部に配置し、接続パターン
１２とチップ外周の電源配線４，５，６，７をスルーホ
ール１３により接続することにより、上記ボンディング
パッド８，９，１０，１１を電源端子として使用可能と
し、それによって半導体チップコーナー部の有効利用を
図ることができる。また、電源配線がコーナー部近傍に
まで形成されている関係で、当該コーナー部に電源用ボ
ンディングパッドを配置した場合でも、それと電源配線
を接続パターンで結合するのは容易である。
【００１７】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００１８】例えば、上記実施例では電源配線をアルミ
ニウムにて形成したが、必ずしもこれに限定されるもの
ではなく、タングステン、モリブデン等の高融点金属を
適宜採用することもできる。また、高電位側の電源配線
と低電位側の電源配線とを上下に重なるように形成する
ことによって当該電源配線間にカップリング容量を形成
し、それによって形成されるＣＲ時定数によって電圧の
急峻な変化を緩和することができるが、そのような構成
を採用する場合でも、上記実施例と同様に、半導体チッ
プのコーナー部に電源用パッドを配置することによっ
て、当該コーナー部の有効利用を図ることができる。
ニウムにて形成したが、必ずしもこれに限定されるもの
ではなく、タングステン、モリブデン等の高融点金属を
適宜採用することもできる。また、高電位側の電源配線
と低電位側の電源配線とを上下に重なるように形成する
ことによって当該電源配線間にカップリング容量を形成
し、それによって形成されるＣＲ時定数によって電圧の
急峻な変化を緩和することができるが、そのような構成
を採用する場合でも、上記実施例と同様に、半導体チッ
プのコーナー部に電源用パッドを配置することによっ
て、当該コーナー部の有効利用を図ることができる。
【００１９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるゲート
アレイに適用する場合について説明したが、本発明はそ
れに限定されるものではなく、その他の半導体集積回路
装置に広く利用することができる。
なされた発明をその背景となった利用分野であるゲート
アレイに適用する場合について説明したが、本発明はそ
れに限定されるものではなく、その他の半導体集積回路
装置に広く利用することができる。
【００２０】本発明は、少なくとも多層配線層構造が採
用されることを条件として適用することができる。
用されることを条件として適用することができる。
【００２１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００２２】すなわち、電源用ボンディングパッドを半
導体チップコーナー部に配置し、それを電源端子として
使用可能とすることによって、チップコーナー部の空き
スペースを有効に活用することができる。また、電源用
ボンディングパッドを半導体チップのコーナー部に割り
当てることにより、半導体集積回路装置の多ピン化を図
ることができる。
導体チップコーナー部に配置し、それを電源端子として
使用可能とすることによって、チップコーナー部の空き
スペースを有効に活用することができる。また、電源用
ボンディングパッドを半導体チップのコーナー部に割り
当てることにより、半導体集積回路装置の多ピン化を図
ることができる。
【図１】図１は、図２に示される半導体チップの主要部
の拡大平面図である。
の拡大平面図である。
【図２】図２は、本発明の一実施例に係る半導体チップ
の平面図である。
の平面図である。
１ 半導体基板 ２ ゲート領域 ３ Ｉ／Ｏセル ４，５ 電源配線 ６，７ 電源配線 ８，９ 電源用ボンディングパッド １０，１１ 電源用ボンディングパッド １２ 接続パターン １３ スルーホール １４ 増加用パッド ２１ ボンディングパッド ２２ ゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/60 ３０１ Ｎ 6918−4Ｍ 21/82 21/3205 (72)発明者 川俣 昌之 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内
Claims (3)
- 【請求項１】 多層配線構造が採用されるとともに、複
数種類の電源配線が互いに所定の間隔を保って並設され
るとき、半導体チップのコーナー部に、少なくとも上記
電源配線の種類に対応して複数の電源用ボンディングパ
ッドを配置することを特徴とする半導体チップコーナー
部のレイアウト方法。 - 【請求項２】 多層配線構造が採用されるとともに、複
数種類の電源配線が互いに所定の間隔を保って並設され
て成る半導体集積回路装置において、半導体チップのコ
ーナー部に、少なくとも上記電源配線の種類に対応して
複数の電源用ボンディングパッドが配置されて成ること
を特徴とする半導体集積回路装置。 - 【請求項３】 半導体基板を有し、この半導体基板の表
面中央部に、複数のゲートを規則的に配置して成る請求
項２記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4160626A JPH065782A (ja) | 1992-06-19 | 1992-06-19 | 半導体チップコーナー部のレイアウト方法、及び半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4160626A JPH065782A (ja) | 1992-06-19 | 1992-06-19 | 半導体チップコーナー部のレイアウト方法、及び半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065782A true JPH065782A (ja) | 1994-01-14 |
Family
ID=15719003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4160626A Withdrawn JPH065782A (ja) | 1992-06-19 | 1992-06-19 | 半導体チップコーナー部のレイアウト方法、及び半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065782A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002058156A1 (fr) * | 2000-12-28 | 2002-07-25 | Niigata Seimitsu Co., Ltd. | Circuit integre a semi-conducteurs |
| EP1978549A1 (en) * | 2005-12-28 | 2008-10-08 | Takashi Suzuki | Wiring structure and electronic device designed according to electronic pulsation and particle durability |
| JP2009200308A (ja) * | 2008-02-22 | 2009-09-03 | Oki Semiconductor Co Ltd | 半導体パッケージ |
-
1992
- 1992-06-19 JP JP4160626A patent/JPH065782A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002058156A1 (fr) * | 2000-12-28 | 2002-07-25 | Niigata Seimitsu Co., Ltd. | Circuit integre a semi-conducteurs |
| EP1978549A1 (en) * | 2005-12-28 | 2008-10-08 | Takashi Suzuki | Wiring structure and electronic device designed according to electronic pulsation and particle durability |
| US8253246B2 (en) | 2005-12-28 | 2012-08-28 | Takashi Suzuki | Wiring structure and electronic device designed on basis of electron wave-particle duality |
| EP1978549A4 (en) * | 2005-12-28 | 2013-02-06 | Takashi Suzuki | WIRED STRUCTURE AND ELECTRONIC ARRANGEMENT DESIGNED ACCORDING TO ELECTRONIC PULSATION AND PARTICULAR TEMPERATURE |
| JP2009200308A (ja) * | 2008-02-22 | 2009-09-03 | Oki Semiconductor Co Ltd | 半導体パッケージ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |