JPH02310946A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH02310946A JPH02310946A JP13132789A JP13132789A JPH02310946A JP H02310946 A JPH02310946 A JP H02310946A JP 13132789 A JP13132789 A JP 13132789A JP 13132789 A JP13132789 A JP 13132789A JP H02310946 A JPH02310946 A JP H02310946A
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- cell formation
- cell
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- area
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Links
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置技術に関し、特に、マスタスライ
ス方式によって作成される半導体装置、例えば、ゲート
アレイに適用して有効な技術に関するものである。
ス方式によって作成される半導体装置、例えば、ゲート
アレイに適用して有効な技術に関するものである。
マスタスライス方式を採用する半導体集積回路装置は、
マスタウェーハに施す配線パターンの変更により、多く
の論理機能、記憶機能を形成することができる。マスタ
ウェーハは例えば、相補型M I 8 F E Tで構
成される基本セルを列方向に複数配置して基本セルを構
成している。半導体集積回路装置の周辺部には、外部端
子が配置される方向と同一方向に1夫々の外部端子に対
応する人出カバソファ回路用基本セルを複数配置してい
る。
マスタウェーハに施す配線パターンの変更により、多く
の論理機能、記憶機能を形成することができる。マスタ
ウェーハは例えば、相補型M I 8 F E Tで構
成される基本セルを列方向に複数配置して基本セルを構
成している。半導体集積回路装置の周辺部には、外部端
子が配置される方向と同一方向に1夫々の外部端子に対
応する人出カバソファ回路用基本セルを複数配置してい
る。
近年、ゲートアレイにおいては、高機能化が進行し、回
路素子の微細化、7tIJ集積化が、一層、要求されて
いる。
路素子の微細化、7tIJ集積化が、一層、要求されて
いる。
ゲートアレイの回路素子を微細化、扁集積化する技術に
ついては、特開昭63−53948号公報に記載があシ
、その概要は次の通りである。
ついては、特開昭63−53948号公報に記載があシ
、その概要は次の通りである。
すなわち、前記基本セル列が配線領域を介在させ、行方
向に所定の間隔で複数配置されている内部セルアレイ領
域の外周に配置された矩形状の入出力バッファ回路用基
本セル(以下、110セルと略す)を、入力バッファ回
路用基本セル(以下、入力回路セルと略す)と出力バッ
ファ回路用基本°セル(以下、出力回路セルと略す)と
に分割し、これ゛らを110セルが配列される方向に交
互に配置するとともに、さらにその外周にI10セルに
対応するように外部端子(以下、ボンティング・パッド
という)を配置している。
向に所定の間隔で複数配置されている内部セルアレイ領
域の外周に配置された矩形状の入出力バッファ回路用基
本セル(以下、110セルと略す)を、入力バッファ回
路用基本セル(以下、入力回路セルと略す)と出力バッ
ファ回路用基本°セル(以下、出力回路セルと略す)と
に分割し、これ゛らを110セルが配列される方向に交
互に配置するとともに、さらにその外周にI10セルに
対応するように外部端子(以下、ボンティング・パッド
という)を配置している。
上記従来の技術においては、110セル形成領域を入力
回路セル形成領域と出力回路セル形成領域とに分けるこ
とによって、出力回路セル形成領域のサイズによって規
制されていた入力回路セル形成領域のサイズを、出力回
路セル形成領域に規制されないよう和している。
回路セル形成領域と出力回路セル形成領域とに分けるこ
とによって、出力回路セル形成領域のサイズによって規
制されていた入力回路セル形成領域のサイズを、出力回
路セル形成領域に規制されないよう和している。
そして、入力回路セル形成領域内において、回路素子の
形成されない空き領域の分だけ、あるいは回路素子を微
細化した分だけ入力回路セル形成領域のサイズを小さく
していた。
形成されない空き領域の分だけ、あるいは回路素子を微
細化した分だけ入力回路セル形成領域のサイズを小さく
していた。
上記従来の技術においては、外部装置の駆動能力を大き
くするため、入力バッファ回路用MISFETに比べ、
サイズを大きく構成している出力バッファ回路用M 1
8 F E Tの寸法で規定されることなく、入力回路
セル形成領域を縮小することができる。しかしながら、
上記従来の技術において、以下の問題点があることを本
発明者は見出したO 従来から内部セルプレイ領域の基本セルはスケーリング
則にしたがい微細化できるが、ボンディング・パッドの
大きさや、ピッチは、ボンディングの精度や、ボンディ
ング・ワイヤの太さなど製造上の問題から、その下限値
に制約があるため微細化することができない、という問
題がある。
くするため、入力バッファ回路用MISFETに比べ、
サイズを大きく構成している出力バッファ回路用M 1
8 F E Tの寸法で規定されることなく、入力回路
セル形成領域を縮小することができる。しかしながら、
上記従来の技術において、以下の問題点があることを本
発明者は見出したO 従来から内部セルプレイ領域の基本セルはスケーリング
則にしたがい微細化できるが、ボンディング・パッドの
大きさや、ピッチは、ボンディングの精度や、ボンディ
ング・ワイヤの太さなど製造上の問題から、その下限値
に制約があるため微細化することができない、という問
題がある。
すなわち、各I10セル形成領域のボンディング・パッ
ド側の幅は、ボンティング・パッドの制約を受けるので
、その制約によって決まった幅より狭くすることができ
ない。そして、従来の技術においては、内部セルアレイ
領域側のI10セル形成領域の幅を、ボンディング・パ
ッドによって制約を受けるボンディング・パッド側のI
10セル形成領域の幅と同じにしている。
ド側の幅は、ボンティング・パッドの制約を受けるので
、その制約によって決まった幅より狭くすることができ
ない。そして、従来の技術においては、内部セルアレイ
領域側のI10セル形成領域の幅を、ボンディング・パ
ッドによって制約を受けるボンディング・パッド側のI
10セル形成領域の幅と同じにしている。
このため、たとえ上記従来技術により入力回路セル形成
領域の回路素子を微細化して、その面積をさらに小さく
しようとしても、ボンディング・パッ゛ド側のI10セ
ル形成領域の幅をボンディング・パッドの制約忙よって
決められた幅より狭くすることができないので、110
セル形成領域の面積をある下限値より縮小することはで
きない。
領域の回路素子を微細化して、その面積をさらに小さく
しようとしても、ボンディング・パッ゛ド側のI10セ
ル形成領域の幅をボンディング・パッドの制約忙よって
決められた幅より狭くすることができないので、110
セル形成領域の面積をある下限値より縮小することはで
きない。
例えば、基本セル内の回路素子が微細化されて、従来よ
りも小さい内部セルアレイ領域の面積内に、従来より多
くのゲートが形成されたとする。
りも小さい内部セルアレイ領域の面積内に、従来より多
くのゲートが形成されたとする。
内部セルアレイ領域の面積が小さくなれば、その−辺も
短くなるのモ、110セル形成領域の面積が変わらなけ
れば、その外周に配置できる工10セルの数も少なくな
る。
短くなるのモ、110セル形成領域の面積が変わらなけ
れば、その外周に配置できる工10セルの数も少なくな
る。
しかし、ゲート数が増えれば、配置するI10セルも増
やさねばならない。そこで、I10セル形成領域の面積
を小さくして配置するI10セルを増やすことが考えら
れるが、上記した理由からI10セル形成領域の面積は
縮小できない。
やさねばならない。そこで、I10セル形成領域の面積
を小さくして配置するI10セルを増やすことが考えら
れるが、上記した理由からI10セル形成領域の面積は
縮小できない。
したがって、110セルを増やすには、半導体ペレット
の面積を大きく【7なければならず、内部セルアレイ領
域の面積が小さくなったにもかかわらず、かえって半導
体ペレットの面積は大きくなるということが想定され、
高密度実装の妨げ、などの問題が生じる。
の面積を大きく【7なければならず、内部セルアレイ領
域の面積が小さくなったにもかかわらず、かえって半導
体ペレットの面積は大きくなるということが想定され、
高密度実装の妨げ、などの問題が生じる。
本発明は、上記問題点に着目してなされたものであり、
その目的は、半導体ペレットの面積を大きくすることな
く、入出力回路セルを多く配置することのICきる技術
を提供することである。
その目的は、半導体ペレットの面積を大きくすることな
く、入出力回路セルを多く配置することのICきる技術
を提供することである。
本発明の前記ならびにその他の目的と新規な特徴は、明
細書の記載および添付図面から明らかになるであろう。
細書の記載および添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なもののif
t要を簡単に説明すれば、下記の通りである。
t要を簡単に説明すれば、下記の通りである。
すなおち、半導体ペレットに配置された内部セルアレイ
領域の外周に、前記内部セルアレイ領域の中心から半導
体ペレットの外周方向忙沿りて複数のI10セル形成領
域を放射状に配置したマスタスライス方式の半導体装置
であって、前記110セル形成領域を内部セルアレイ領
域の中心から半導体ペレットの外周方向に沿って複数の
セル形成領域に分割し、半導体ペレットの外周側に、前
記七′ル形成領域の面積の大きいもの内部セルアレイ領
域の中心に向かりて前記セル形成領域の面積が小さいも
のを配置した半導体集積回路装置構造とするものである
。
領域の外周に、前記内部セルアレイ領域の中心から半導
体ペレットの外周方向忙沿りて複数のI10セル形成領
域を放射状に配置したマスタスライス方式の半導体装置
であって、前記110セル形成領域を内部セルアレイ領
域の中心から半導体ペレットの外周方向に沿って複数の
セル形成領域に分割し、半導体ペレットの外周側に、前
記七′ル形成領域の面積の大きいもの内部セルアレイ領
域の中心に向かりて前記セル形成領域の面積が小さいも
のを配置した半導体集積回路装置構造とするものである
。
また、半導体ペレットに配置された内部セルアレイ領域
の外周に、前記内部セルアレイ領域の中心から半導体ペ
レットの外周方向忙沿って複数の110セル形成領域を
放射状に配置したマスタスライス方式の半導体装置であ
って、前記各110セル形成領域を半導体ペレットの外
周から内部セルアレイ領域の中心方向に沿って次第に幅
が狭くなるように配置1.fI:、半導体装置構造とす
るものである。
の外周に、前記内部セルアレイ領域の中心から半導体ペ
レットの外周方向忙沿って複数の110セル形成領域を
放射状に配置したマスタスライス方式の半導体装置であ
って、前記各110セル形成領域を半導体ペレットの外
周から内部セルアレイ領域の中心方向に沿って次第に幅
が狭くなるように配置1.fI:、半導体装置構造とす
るものである。
上記した手段によれば、従来、I10セル形成領域が配
置されていなかった半導体ペレットの四隅の部分に、I
/(Jセル形成領域、及びボンディング・パッドを配置
することができるので、半導体ペレットの面積を大きく
することなく、I10セル形成領域、及びポンディング
・パッドを増やすことができる。
置されていなかった半導体ペレットの四隅の部分に、I
/(Jセル形成領域、及びボンディング・パッドを配置
することができるので、半導体ペレットの面積を大きく
することなく、I10セル形成領域、及びポンディング
・パッドを増やすことができる。
また、基本セル内の回路素子が微細化され、内部セルア
レイ領域の面積が縮小されてもその外周に配置されるI
10セルの数を減少させることがないので、半導体集積
回路装置の高集積化が可能となる。
レイ領域の面積が縮小されてもその外周に配置されるI
10セルの数を減少させることがないので、半導体集積
回路装置の高集積化が可能となる。
第1図は本発明の第一の実施例である半導体装置の概略
平面図、第2図はそのI/(Jセル形成領域に形成され
たI10セルの概略拡大平面図である。なお、実施例の
全図において、同一機能を有するものは同一符号を付け
、そのくり返しの説明は省略する。
平面図、第2図はそのI/(Jセル形成領域に形成され
たI10セルの概略拡大平面図である。なお、実施例の
全図において、同一機能を有するものは同一符号を付け
、そのくり返しの説明は省略する。
本発明の第1の冥施例の半導体装置は、本発明を適用し
たCMOSケートアレイであり、第1図に示す半導体ペ
レット1の中央部には、内部セルアレイ領域大が配置さ
れている。
たCMOSケートアレイであり、第1図に示す半導体ペ
レット1の中央部には、内部セルアレイ領域大が配置さ
れている。
内部セルアレイ領域AKは、内部配線領域Bによって互
いに隔てられた複数の基本セル列2が、第1図のY方向
に配置されている。
いに隔てられた複数の基本セル列2が、第1図のY方向
に配置されている。
各′基本セル列2Fi、基本セル2aが、第1図X方向
に配列1.構成されている。
に配列1.構成されている。
各基本セル28には、図示しない、各基本セル毎に同一
サイズ、同一機能のNチャネルMO8)ランジスタ(以
下、NMO8という)と、PチャネルMO8)ランジス
タ(以下、PMO8という)とが対になって複数形成さ
れている。
サイズ、同一機能のNチャネルMO8)ランジスタ(以
下、NMO8という)と、PチャネルMO8)ランジス
タ(以下、PMO8という)とが対になって複数形成さ
れている。
前記、各基本セル列間に設けられた内部配線領域Bは、
下地フィールドsho、膜上にアルミニラム配線を数十
本設けることができる。
下地フィールドsho、膜上にアルミニラム配線を数十
本設けることができる。
ユーザが所望する所定の論理機能を備え次論理回路は、
基本セル2aのNMO8と2M08との入出力端子間、
及び各基本セル列2の内部に形成された論理セル間を図
示しない信号用、電源用配線で結線して構成されている
。
基本セル2aのNMO8と2M08との入出力端子間、
及び各基本セル列2の内部に形成された論理セル間を図
示しない信号用、電源用配線で結線して構成されている
。
内部セルアレイ領域Aの外周には、外部配線領域Cが配
置されており、その外周に沿ってFJr足数の第1のセ
ル形成領域3aが配列されている。
置されており、その外周に沿ってFJr足数の第1のセ
ル形成領域3aが配列されている。
第1のセル形成領域3aの外周には、配線領域りが配置
されており、その外周に沿って第1のセル形成領域3a
より面積の大きな第2のセル形成領域3bが配列されて
いる。
されており、その外周に沿って第1のセル形成領域3a
より面積の大きな第2のセル形成領域3bが配列されて
いる。
第2のセル形成領域3bは、第1のセル形成領域3aと
同数配置されており、第2のセル形成領域3bは、第1
のセル形成領域3a各々に対応している。
同数配置されており、第2のセル形成領域3bは、第1
のセル形成領域3a各々に対応している。
そして、本実施例1においては、I10セル形成領域3
の各々が、第1のセル形成領域3aの1つと、それに対
応する第2のセル形成領域3bの1つとにより構成され
ている。
の各々が、第1のセル形成領域3aの1つと、それに対
応する第2のセル形成領域3bの1つとにより構成され
ている。
第2のセル形成領域3bの外周には、各第2のセル形成
領域3bに対応するようにホンディング・パッド4がX
、Y両方向に沿って配置されている。
領域3bに対応するようにホンディング・パッド4がX
、Y両方向に沿って配置されている。
出力バッファは、電気的駆動能力の小さい内部回路から
の電気信号を入力し、装置外部の大きな電気的負荷を十
分駆動できるように電力増幅するとともに、外部サージ
イイズから集積回路装置を保護するという役割を持つ、
また、出力バッファ回路用の回路素子は出力用ポンディ
ングパッドに付く容量を充放電する必要があるため、駆
動能力の犬″きいMOSつまりW/L (ケート幅/ゲ
ート長)が大きいMOSで構成される。このため、出力
回路用の回路素子は入力回路用の回路素子よりも大きく
なる。そこで、第1のセル形成領域3aには、入力回路
用の回路素子を、そして第2のセル形成領域3bには入
力回路用の回路素子より太きい出力回路用の回路素子を
形成した。
の電気信号を入力し、装置外部の大きな電気的負荷を十
分駆動できるように電力増幅するとともに、外部サージ
イイズから集積回路装置を保護するという役割を持つ、
また、出力バッファ回路用の回路素子は出力用ポンディ
ングパッドに付く容量を充放電する必要があるため、駆
動能力の犬″きいMOSつまりW/L (ケート幅/ゲ
ート長)が大きいMOSで構成される。このため、出力
回路用の回路素子は入力回路用の回路素子よりも大きく
なる。そこで、第1のセル形成領域3aには、入力回路
用の回路素子を、そして第2のセル形成領域3bには入
力回路用の回路素子より太きい出力回路用の回路素子を
形成した。
第1のセル形成領域32には、第2図に示すように、プ
レバッファ回路用のPMO8領域5F。
レバッファ回路用のPMO8領域5F。
入力回路用のPMOB(以下、入力用PMO8という〕
領域6P、プレバッファ回路用のNMO8領域5Nと入
力回路用のNMO8(以下、入力用NMO8という)領
域6Nが配置されている。
領域6P、プレバッファ回路用のNMO8領域5Nと入
力回路用のNMO8(以下、入力用NMO8という)領
域6Nが配置されている。
一方、第2のセル形成領域3bの内部において、第1の
セル形成領域3a側には、出力回路用のNMO8(以下
、出力用NMO8という)領域7が配置され、また、ボ
ンディング・パッド41MIIには、保護抵抗9が形成
され、この保護抵抗9と出力用NMO8領域7との間に
は、出力回路用のPMOB(以下、出力用PMO8とい
う)領域8が配置されている。
セル形成領域3a側には、出力回路用のNMO8(以下
、出力用NMO8という)領域7が配置され、また、ボ
ンディング・パッド41MIIには、保護抵抗9が形成
され、この保護抵抗9と出力用NMO8領域7との間に
は、出力回路用のPMOB(以下、出力用PMO8とい
う)領域8が配置されている。
このようなI10セル形成領域3の回路素子が、配線に
よって結線され、例えば、入カバッファ回路、出力バッ
ファ回路、または双方向性バッファ回路等の種々の回路
機能を構成[2ている。
よって結線され、例えば、入カバッファ回路、出力バッ
ファ回路、または双方向性バッファ回路等の種々の回路
機能を構成[2ている。
前記プレバッファ回路用PMOf及びNMO8は、工1
0セルが出力バッファとして用いられる場合にのみ結線
され、内部からの信号を装置外部に適用するように信号
の位相を合せる等を目的とする。
0セルが出力バッファとして用いられる場合にのみ結線
され、内部からの信号を装置外部に適用するように信号
の位相を合せる等を目的とする。
第2図に示すように、前記第1のセル形成領域3a内部
の入力回路用PMO8,入力回路用NMO8,プレバッ
ファ回路用PMO8及びプレバッファ回路用NMO8を
構成するゲート電極5a。
の入力回路用PMO8,入力回路用NMO8,プレバッ
ファ回路用PMO8及びプレバッファ回路用NMO8を
構成するゲート電極5a。
5b 、6a及び6bは、外部端子4が配置される方向
と同一方向に延在するように配置されている。
と同一方向に延在するように配置されている。
一方、前記第2のセル形成領域3b内部において、出力
回路用のNMO8及び出力回路用のPMOBを構成する
ゲート電極7a及び8aは、外S端子4が配置される方
向と交差する方向に延在するように配置されている。外
部端子が配置される方向と同一方向、すなわち、内部回
路と外部端子を結ぶ直線にほぼ垂直な方向に入力回路用
MO8及びプレバッファ用MO8のゲート電極を延在さ
せることにより、内部回路からの信号を面接、出力バッ
ファ回路、又は外部端に送るための信号配線を前記第1
のセル形成領域3aの面積を増加させることなく前記第
1のセル形成領域3a上を通すことができる。前記信号
配線と同一方向に、入力回路用MO8及びプレパ、ファ
用MO8のゲート電極を延在させた場合には、第1のセ
ル形成領域3aにおいて、前記信号配線のスペースを確
保しなければならず、前記信号配線下にMOSを形成す
ることができないため、第1のセル形成領域3aの面積
は増大する。
回路用のNMO8及び出力回路用のPMOBを構成する
ゲート電極7a及び8aは、外S端子4が配置される方
向と交差する方向に延在するように配置されている。外
部端子が配置される方向と同一方向、すなわち、内部回
路と外部端子を結ぶ直線にほぼ垂直な方向に入力回路用
MO8及びプレバッファ用MO8のゲート電極を延在さ
せることにより、内部回路からの信号を面接、出力バッ
ファ回路、又は外部端に送るための信号配線を前記第1
のセル形成領域3aの面積を増加させることなく前記第
1のセル形成領域3a上を通すことができる。前記信号
配線と同一方向に、入力回路用MO8及びプレパ、ファ
用MO8のゲート電極を延在させた場合には、第1のセ
ル形成領域3aにおいて、前記信号配線のスペースを確
保しなければならず、前記信号配線下にMOSを形成す
ることができないため、第1のセル形成領域3aの面積
は増大する。
第2図の領域1oh%出力回路用MO8が形成される第
2のセル形成領域3bに対応する第1のセル形成領域3
aを形成するために確保できるスペースが、゛チップ外
周の一辺の中央部と端部とで異なることによって生じる
スペースである。領域lOの幅は、チップ外周の一辺の
中央部が最も広く、端部へ向かって狭くなっている、特
に最端部では領域10が存在しない場合もある。領域1
0は、拡散層及びAIパターンで埋められ、入力回路用
MO8が形成されるWell電位の固定、入力回路のガ
ードリング等に用いられる。
2のセル形成領域3bに対応する第1のセル形成領域3
aを形成するために確保できるスペースが、゛チップ外
周の一辺の中央部と端部とで異なることによって生じる
スペースである。領域lOの幅は、チップ外周の一辺の
中央部が最も広く、端部へ向かって狭くなっている、特
に最端部では領域10が存在しない場合もある。領域1
0は、拡散層及びAIパターンで埋められ、入力回路用
MO8が形成されるWell電位の固定、入力回路のガ
ードリング等に用いられる。
第2図に示したI10セルの回路素子、即ちMO8II
″ET、抵抗、ポリシリコンゲート配線は、基本セル2
同様、基本設計(マスク)に従って形成される。次いで
、例えばリンシリケートがラス膜(PEG膜)を層間絶
縁膜として全面に被層した後、その層間絶縁膜に各コン
タクトホールを形成する。このコンタクトホール形成工
程以降は、所望の論理機能を実現すべくそれらに適応し
た種々の変形が成される。次いで、上面に1層目のアル
ミニウム配線(以下Al−1と称する)を施す。
″ET、抵抗、ポリシリコンゲート配線は、基本セル2
同様、基本設計(マスク)に従って形成される。次いで
、例えばリンシリケートがラス膜(PEG膜)を層間絶
縁膜として全面に被層した後、その層間絶縁膜に各コン
タクトホールを形成する。このコンタクトホール形成工
程以降は、所望の論理機能を実現すべくそれらに適応し
た種々の変形が成される。次いで、上面に1層目のアル
ミニウム配線(以下Al−1と称する)を施す。
AJ−IFi、基本セル2内の論理回路を構成するため
の配線、110セル3内の入出力回路を構成するための
配線、等を含んでいる。更にポンディングパッド4の下
地もAA’−1で形成される。欠いで′% 2層目の層
間絶縁膜を被着した後、そこに各スルーホールを形成し
、更に2層目のアルミニウム配線(以下AJ−11と称
する)を施す。このAl−1は、工10セル3に対する
電源配線、及びポンディングパッド4の上層を形成する
ために、前記i−1上に同一パターンで形成されたパッ
ド層を含んでいる。
の配線、110セル3内の入出力回路を構成するための
配線、等を含んでいる。更にポンディングパッド4の下
地もAA’−1で形成される。欠いで′% 2層目の層
間絶縁膜を被着した後、そこに各スルーホールを形成し
、更に2層目のアルミニウム配線(以下AJ−11と称
する)を施す。このAl−1は、工10セル3に対する
電源配線、及びポンディングパッド4の上層を形成する
ために、前記i−1上に同一パターンで形成されたパッ
ド層を含んでいる。
AI−1及びAl−11を第2図の110セルの回路素
子に配線し、出力バッファ回路を構成した場合の平面図
を第3A図に、その等価回路図を第3B図に示す。図中
斜線を施した領域は%Al−1、AI−nを含むアルミ
ニウム配線11.12及び電源間Isを含む。
子に配線し、出力バッファ回路を構成した場合の平面図
を第3A図に、その等価回路図を第3B図に示す。図中
斜線を施した領域は%Al−1、AI−nを含むアルミ
ニウム配線11.12及び電源間Isを含む。
第3A図に示すように、内部セルアレイ領域Aからの信
号は配線11によって第1のセル形成領域3a内に形成
されるグレパッファ回路を介して、第2のセル形成領域
3b内へ伝達される。第2のセル形成領域3b内では、
出力用NMOS領域7のゲート電極7aと出力用PMO
8領域8のゲート電極8aとが、前記配線11によって
接続され、また、出力用NMOS領域7の拡散層7nと
出力用PMOI領域8の拡散層8pとが、ポンディング
パッド4へ信号を伝達する配M12によって接続され、
これらによって0MO8構造のインバータ回路が構成さ
れている。
号は配線11によって第1のセル形成領域3a内に形成
されるグレパッファ回路を介して、第2のセル形成領域
3b内へ伝達される。第2のセル形成領域3b内では、
出力用NMOS領域7のゲート電極7aと出力用PMO
8領域8のゲート電極8aとが、前記配線11によって
接続され、また、出力用NMOS領域7の拡散層7nと
出力用PMOI領域8の拡散層8pとが、ポンディング
パッド4へ信号を伝達する配M12によって接続され、
これらによって0MO8構造のインバータ回路が構成さ
れている。
図示けしないが、各ポンディングパッド4は、ボンディ
ングワイヤを介して、半導体ペレット1を収納するパッ
ケージのリード端子と接続されている。さらに、このリ
ード端子は、パッケージ外部の例えばプリント配線基板
上の所定の配線と接続されるようになっている。
ングワイヤを介して、半導体ペレット1を収納するパッ
ケージのリード端子と接続されている。さらに、このリ
ード端子は、パッケージ外部の例えばプリント配線基板
上の所定の配線と接続されるようになっている。
同様に、Al−1及びAI−Itを第2図の110セル
の回路素子に配線し、入カパッファ回路を構成した場合
の平面図を第4A図に、その等価回路図を第4b図に示
す。第4b図に示すように入カバッ7ア回路は、第2の
セル形成領域3b内に形成される入力保護抵抗9及びダ
イオードからなる入力保護回路と第1のセル2段のCM
OSインバータからなっている。ポンディングパッド4
から入力された信号は、アルミニウム配IfIj13に
よって″第2のセル形成領域3bに伝達され、前記入力
保護抵抗を経て、アルミニウム配線14によって第1の
セル形成領域3a内の2段のCMOSインバータ回路へ
接続され、アルミニウム配線15によって内部セルアレ
イAへと伝達される。第3A図及び第4A図に示されて
いる電源配線(Vcc。
の回路素子に配線し、入カパッファ回路を構成した場合
の平面図を第4A図に、その等価回路図を第4b図に示
す。第4b図に示すように入カバッ7ア回路は、第2の
セル形成領域3b内に形成される入力保護抵抗9及びダ
イオードからなる入力保護回路と第1のセル2段のCM
OSインバータからなっている。ポンディングパッド4
から入力された信号は、アルミニウム配IfIj13に
よって″第2のセル形成領域3bに伝達され、前記入力
保護抵抗を経て、アルミニウム配線14によって第1の
セル形成領域3a内の2段のCMOSインバータ回路へ
接続され、アルミニウム配線15によって内部セルアレ
イAへと伝達される。第3A図及び第4A図に示されて
いる電源配線(Vcc。
GND)は2層目のアルミニウム膜Al−11で構成さ
れ、図中のその他の配線及び領域は、1層目のアルミニ
ウム膜1−1で構成される。図示しないが、領域9内は
Al−1下には拡散層が存在する。
れ、図中のその他の配線及び領域は、1層目のアルミニ
ウム膜1−1で構成される。図示しないが、領域9内は
Al−1下には拡散層が存在する。
第1図〜第4B図に示した様に、110セル領域3を第
1のセル形成領域3a及び第2のセル形成領域3bに分
割し、第1のセル形成領域3a内に入力回路用の回路素
子を形成し、第2のセル形成領域3b内に入力回路用の
回路素子より大きい出力用回路素子を形成することによ
り、第1のセル形成領域3aの内部セルアレイ領域A側
の幅は、ボンディング・パッド4の制約を受けないので
、第1のセル形成領域3aの面積を小さくできる。
1のセル形成領域3a及び第2のセル形成領域3bに分
割し、第1のセル形成領域3a内に入力回路用の回路素
子を形成し、第2のセル形成領域3b内に入力回路用の
回路素子より大きい出力用回路素子を形成することによ
り、第1のセル形成領域3aの内部セルアレイ領域A側
の幅は、ボンディング・パッド4の制約を受けないので
、第1のセル形成領域3aの面積を小さくできる。
面積を小さくしまた分、外部配線領域Cの外周に配置で
きる第1のセル形成領域3aの数が増える。
きる第1のセル形成領域3aの数が増える。
この増えた第1のセル形成領域3aの数に対応する第2
のセル形成領域3bを半導体ペレット1の四隅の部分に
形成する。第2のセル形成領域3bのボンディング・パ
ッド側の幅は、ボンディング・パッド4の制約上それに
よって決まる下限値よりも小さくできないが、配線領域
りの外周の長さが外部配線領域Cの外周の長さより長い
のでsfgxのセル形成領域3aに対応した数の第2の
セル形成領域3bを配置することができる。
のセル形成領域3bを半導体ペレット1の四隅の部分に
形成する。第2のセル形成領域3bのボンディング・パ
ッド側の幅は、ボンディング・パッド4の制約上それに
よって決まる下限値よりも小さくできないが、配線領域
りの外周の長さが外部配線領域Cの外周の長さより長い
のでsfgxのセル形成領域3aに対応した数の第2の
セル形成領域3bを配置することができる。
このように本実施例によれば、次の効果が得られる。
(11本発明を適用したCMOSゲートアレイは、従来
のゲートアレイにおいて、工10セル形成領域が配置さ
れていなかった半導体ペレット1の四隅部分に、l/U
セル形成領域3、及びボンディング・パッド4を配置す
ることができるので、半導体ペレット1の面積を大きく
することなく、工10セル形成領域3、及びボンディン
グ・パッド4を゛多く配置することができる。
のゲートアレイにおいて、工10セル形成領域が配置さ
れていなかった半導体ペレット1の四隅部分に、l/U
セル形成領域3、及びボンディング・パッド4を配置す
ることができるので、半導体ペレット1の面積を大きく
することなく、工10セル形成領域3、及びボンディン
グ・パッド4を゛多く配置することができる。
(2)上記(1)により、本実施例1のCMOSゲート
アレイは、ゲート数の増加に対応して110セル形成領
域3を増やすことができる、すなわち、多ピン化に対応
することができるので、複雑なシステムに対応すること
ができる。
アレイは、ゲート数の増加に対応して110セル形成領
域3を増やすことができる、すなわち、多ピン化に対応
することができるので、複雑なシステムに対応すること
ができる。
(3)第1のセル形成領域3aと第2のセル形成領域3
bとは、配線領域りにより分離されている、すなわち、
第1のセル形成領域3aの入力用PMO8領域5と入力
用NMO8領域6とは、第2のセル形成領域3bの出力
用NMO8領域7と出力用PM(J8領域9とから分離
されているため、ラッチアップや、ノイズなどに強くな
る。
bとは、配線領域りにより分離されている、すなわち、
第1のセル形成領域3aの入力用PMO8領域5と入力
用NMO8領域6とは、第2のセル形成領域3bの出力
用NMO8領域7と出力用PM(J8領域9とから分離
されているため、ラッチアップや、ノイズなどに強くな
る。
(4)上記(3)により、第1のセル形成領域3aの入
力用)’MUS領域5と入力用NMO8領域6とをさら
に微細化することができるので、回路素子をさらに高密
度に配置できる。
力用)’MUS領域5と入力用NMO8領域6とをさら
に微細化することができるので、回路素子をさらに高密
度に配置できる。
(5)半導体ペレットに配置されるI10セル形成領域
が、従来のゲートアレイと同数ならば、半導体ペレット
1の面積をより小さくすることができるため、コストの
低減が可能となる。
が、従来のゲートアレイと同数ならば、半導体ペレット
1の面積をより小さくすることができるため、コストの
低減が可能となる。
第5図は本発明の第2の実施例である半導体装置の概略
平面図、第6図はそのI10セル形成領域に形成さfま
た出力バッファ回路の概略拡大平面図である。
平面図、第6図はそのI10セル形成領域に形成さfま
た出力バッファ回路の概略拡大平面図である。
第5図に示すように、工10セル形成領域13が、半導
体ペレットlaの外周から内部セルアレイ領域Aの中心
方向に沿って次第にその幅が狭くなるように、外部配線
領域Cの外周に沿って隙間なく複数配置されている。
体ペレットlaの外周から内部セルアレイ領域Aの中心
方向に沿って次第にその幅が狭くなるように、外部配線
領域Cの外周に沿って隙間なく複数配置されている。
すなわち、各I10セル形成領域13のボンディング・
バッド4側の幅は、ボンティング・パッド4の制約にし
、念がい変えていないが、各110セル形成領域13の
内部セルアレイ領域A側の幅は、ボンディング・パッド
4に規制されないので、上記I10セル形成領域13の
ボンディング・パッド4側の幅より狭くしである。
バッド4側の幅は、ボンティング・パッド4の制約にし
、念がい変えていないが、各110セル形成領域13の
内部セルアレイ領域A側の幅は、ボンディング・パッド
4に規制されないので、上記I10セル形成領域13の
ボンディング・パッド4側の幅より狭くしである。
各I10セル形成領域13の内部において、内部セルア
レイ領域A側には、第6図に示すように、入力用PMO
8領域5と入力用NMU、S領域6とが、’I10セル
形成領域13の形状に沿って配置されている。
レイ領域A側には、第6図に示すように、入力用PMO
8領域5と入力用NMU、S領域6とが、’I10セル
形成領域13の形状に沿って配置されている。
t*、各I10セル形成領域13のバッド4側には、保
護抵抗8と出力用NMO8領域7と出力用PMO8領域
9とが配置されている。
護抵抗8と出力用NMO8領域7と出力用PMO8領域
9とが配置されている。
出力用NMO8領域7と出力用PM(J8領域9とは、
工10セル形成領域13の形状に沿って配置されている
とともに、出力用NMO8領域7と出力用PMO8領域
9とにおけるゲートを極7a。
工10セル形成領域13の形状に沿って配置されている
とともに、出力用NMO8領域7と出力用PMO8領域
9とにおけるゲートを極7a。
7aい及びゲート電極9a、9a、、並びKN”拡散層
7n〜7n、、及びP十拡散層9p〜9P。
7n〜7n、、及びP十拡散層9p〜9P。
もI10セル形成領域13の形状に沿うように形成され
ている。
ている。
このよりなl/Uセル形成領域13の回路素子が、配線
によって結線され、例えば、入カバッファ回路、出力バ
ッファ回路、または双方向性バッファ回路を構成してい
る。
によって結線され、例えば、入カバッファ回路、出力バ
ッファ回路、または双方向性バッファ回路を構成してい
る。
第6図は、出力バッファ回路10aが構成されている場
合を示している。
合を示している。
配線の接続方法は、出力用NMUS領域7のゲート電&
7aと出力用P M o s *s域9のゲート電極9
aとが内部セルアレイ領域Aからの信号を伝達する配線
11によって接続され、また、出力用NMO8領域7(
7)N拡散層7nと出力用PMOS領域9のP拡散層9
pとが、パッド4へ信号を伝達する配線12によって接
続されている。配線12aFi、I10セル形成領域1
3の形状に沿って斜め配線となっている。
7aと出力用P M o s *s域9のゲート電極9
aとが内部セルアレイ領域Aからの信号を伝達する配線
11によって接続され、また、出力用NMO8領域7(
7)N拡散層7nと出力用PMOS領域9のP拡散層9
pとが、パッド4へ信号を伝達する配線12によって接
続されている。配線12aFi、I10セル形成領域1
3の形状に沿って斜め配線となっている。
本発明の第2の実施例においては、110セル形成領域
13の形状が、半導体ペレット1aの外周から内部セル
アレイ領域の中心方向に沿って次第にその幅が狭くなっ
ているので、従来のゲートアレイにおいてはI10セル
形成領域13が配置されていなかった半導体ペレット1
の四隅を充分活用することができる。このため、半導体
ペレットlaの面積を大きくすることなく、110セル
形成領域13、及びボンディング・パッド4を増やすこ
とができる。
13の形状が、半導体ペレット1aの外周から内部セル
アレイ領域の中心方向に沿って次第にその幅が狭くなっ
ているので、従来のゲートアレイにおいてはI10セル
形成領域13が配置されていなかった半導体ペレット1
の四隅を充分活用することができる。このため、半導体
ペレットlaの面積を大きくすることなく、110セル
形成領域13、及びボンディング・パッド4を増やすこ
とができる。
これ以外は、上記第1の実施例の(3) 、 +4)の
効果を除いて、第1の実施例と同じ効果が得られる。
効果を除いて、第1の実施例と同じ効果が得られる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で檀々変更可
能であることけいうまでもない。
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で檀々変更可
能であることけいうまでもない。
例えは、入力回路用のMOS )ランジスタ、出力回路
用のMOS)ランジスタなどの回路素子の配置の仕方、
配線の接続の仕方は、前記第1及び第2の実施例に限定
されるものではない。
用のMOS)ランジスタなどの回路素子の配置の仕方、
配線の接続の仕方は、前記第1及び第2の実施例に限定
されるものではない。
また、前記第1の実施例においては、セル形成領域とし
て第1のセル形成領域、第2のセル形成領域というよう
に2つのセル形成領域を配置したが、こ九に限定される
ものではなく、例えば、第3のセル形成領域、第4のセ
ル形成領域をさらに配置してもよい。
て第1のセル形成領域、第2のセル形成領域というよう
に2つのセル形成領域を配置したが、こ九に限定される
ものではなく、例えば、第3のセル形成領域、第4のセ
ル形成領域をさらに配置してもよい。
以上の説明では主として本発明者忙よってなされた発明
をその背景となりた利用分野であるゲートアレイに適用
し食場合について説明したが、これに限定されるもので
はなく、例えば、スタンダードセル、複合ゲートアレイ
、入出力回路セル形成領域にバイポーラ形トランジスタ
とMO8形トランジスタとを混在化した13i −CM
−08回路を備えた他の半導体装置に適用することもで
きる。
をその背景となりた利用分野であるゲートアレイに適用
し食場合について説明したが、これに限定されるもので
はなく、例えば、スタンダードセル、複合ゲートアレイ
、入出力回路セル形成領域にバイポーラ形トランジスタ
とMO8形トランジスタとを混在化した13i −CM
−08回路を備えた他の半導体装置に適用することもで
きる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
て得られる効果を簡単に説明すれば、下記の通りである
。
すなわち、半導体ペレットの一部に配置された内部セル
アレイ領域の外周に、前記内部セルアレイ領域の中心か
ら半導体ペレットの外周方向に沿って複数の170セル
形成領域を放射状に配置し7たマスタスライス方式の半
導体装置であって、前記各1/Uセル形成領域を内部セ
ルアレイ領域の中心から半導体ペレットの外周方向に沿
って複数のセル形成領域に分割するとともに、前記セル
形成領域の面積の大きいものを半導体ペレットの外周側
に内部セルアレイ領域の中心に向かって前記セル形成領
域の小さいものを配置し7だことにより、半導体ペレッ
トの四隅に110セル形成領域、及びボンディング・パ
ッドを配置できるので、牛導体ペルットの面!Rを大き
くすることな(、I10セル形成領域を多く配置するこ
とができる。
アレイ領域の外周に、前記内部セルアレイ領域の中心か
ら半導体ペレットの外周方向に沿って複数の170セル
形成領域を放射状に配置し7たマスタスライス方式の半
導体装置であって、前記各1/Uセル形成領域を内部セ
ルアレイ領域の中心から半導体ペレットの外周方向に沿
って複数のセル形成領域に分割するとともに、前記セル
形成領域の面積の大きいものを半導体ペレットの外周側
に内部セルアレイ領域の中心に向かって前記セル形成領
域の小さいものを配置し7だことにより、半導体ペレッ
トの四隅に110セル形成領域、及びボンディング・パ
ッドを配置できるので、牛導体ペルットの面!Rを大き
くすることな(、I10セル形成領域を多く配置するこ
とができる。
また、半導体ペレットの一部に配置された内部セルアレ
イ領域の外周に、前記内部セルアレイ領域の中心から半
導体ペレットの外周方向に沿って複数のI10セル形成
領域を放射状に配置1.またマスタスライス方式の半導
体装置であって、前記各I10セル形成領域を半導体ペ
レットの外周から内部セルアレイ領域の中心方向に沿っ
て次第に幅が狭くなるように配置したことにより、半導
体ペレットの四隅の部分を110セル形成領域、及びボ
ンディング・パッドを配置する部分として充分活用でき
るようになるので、半導体ペレットの面積を大きくする
ことな(、I10セル形成領域を多く配置することがで
きる。
イ領域の外周に、前記内部セルアレイ領域の中心から半
導体ペレットの外周方向に沿って複数のI10セル形成
領域を放射状に配置1.またマスタスライス方式の半導
体装置であって、前記各I10セル形成領域を半導体ペ
レットの外周から内部セルアレイ領域の中心方向に沿っ
て次第に幅が狭くなるように配置したことにより、半導
体ペレットの四隅の部分を110セル形成領域、及びボ
ンディング・パッドを配置する部分として充分活用でき
るようになるので、半導体ペレットの面積を大きくする
ことな(、I10セル形成領域を多く配置することがで
きる。
また、入力回路用の回路素子を半導体ペレットの内部セ
ルアレイ側に1そ(7て出力回路用の回路素子を半導体
ペレットの外周部側に配置することにより、I/(Jセ
ル形成領域を小さくすることができ、そのために110
セルの数を増すことができる。
ルアレイ側に1そ(7て出力回路用の回路素子を半導体
ペレットの外周部側に配置することにより、I/(Jセ
ル形成領域を小さくすることができ、そのために110
セルの数を増すことができる。
第1図は本発明に従う実施例である半導体集積回路装置
の概略平面図、 第2図はそのI10セル形成領域に形成されたI10セ
ルの平面図、 第3A図は、第2図に示したI10セルのレイアウトに
配線を施した場合の出力バッファ回路の平面図、 第3B図は、第3A図に示した出力バッファ回路の等価
回路図、 第4A図は、第2図に示し之110セルのレイアラ)K
配線を施した場合の入力バッファ回路の平面図、 第4B図は、第4A図に示した入力バッファ回路の等価
回路図、 第5図は本発明の他の実施例である半導体集積回路装置
の概略平面図、 第6図はそのI10セル形成領域に形成された出力バッ
ファ回路の概略拡大平面図である。 図中、1lla・・・半導体ペレット、2・・・基本セ
ル列、2a・・・基本セル、3.13・・・I10セル
形成領域、3a・・・第1のセル形成領域、3b・・・
第2のセル形成領域、4・・・ボンデインクパッド(外
部端子)、5・・・プレバッファ回路用M(JS領域、
6N・・・入力用NMO8領域、6P・・・入力用1’
MO8領域、7・・・出力用NMO8領域、7a・・・
ケート電極、7n・・・n+拡散層、8・・・出力用P
MUS領域、8a・・・ゲート電極、 8P・・・P
十拡散層、9・・・保護抵抗、11,12,13,14
.15・・・配線、A・・・内部セルアレイ領域、B・
・・内部配線領域、C・・・外部配線領域、D・・・配
線領域である。 第 1 図 第 3B 図 第 4B 図 」′
の概略平面図、 第2図はそのI10セル形成領域に形成されたI10セ
ルの平面図、 第3A図は、第2図に示したI10セルのレイアウトに
配線を施した場合の出力バッファ回路の平面図、 第3B図は、第3A図に示した出力バッファ回路の等価
回路図、 第4A図は、第2図に示し之110セルのレイアラ)K
配線を施した場合の入力バッファ回路の平面図、 第4B図は、第4A図に示した入力バッファ回路の等価
回路図、 第5図は本発明の他の実施例である半導体集積回路装置
の概略平面図、 第6図はそのI10セル形成領域に形成された出力バッ
ファ回路の概略拡大平面図である。 図中、1lla・・・半導体ペレット、2・・・基本セ
ル列、2a・・・基本セル、3.13・・・I10セル
形成領域、3a・・・第1のセル形成領域、3b・・・
第2のセル形成領域、4・・・ボンデインクパッド(外
部端子)、5・・・プレバッファ回路用M(JS領域、
6N・・・入力用NMO8領域、6P・・・入力用1’
MO8領域、7・・・出力用NMO8領域、7a・・・
ケート電極、7n・・・n+拡散層、8・・・出力用P
MUS領域、8a・・・ゲート電極、 8P・・・P
十拡散層、9・・・保護抵抗、11,12,13,14
.15・・・配線、A・・・内部セルアレイ領域、B・
・・内部配線領域、C・・・外部配線領域、D・・・配
線領域である。 第 1 図 第 3B 図 第 4B 図 」′
Claims (1)
- 【特許請求の範囲】 1、半導体基板上に形成された複数の基本セルが同一方
向に並列して構成される複数の基本セルで構成する内部
セルアレイと、前記内部セルアレイの外周方向に沿って
放射状に配置された複数の入出力バッファ回路用基本セ
ルと、前記入出力バッファ回路用基本セルより外側に配
置される前記各々の入出力バッファ回路用基本セルに対
応する外部端子とを備えた半導体集積回路装置であって
、前記各々の入出力バッファ回路用基本セルは、入力回
路、出力回路及び入出力回路のうち少なくとも1つの回
路機能を与えるために配線されることが可能である、あ
る数の回路素子を持ち、前記内部セルアレイ側に形成さ
れる第1セル形成領域と、前記外部端子側に形成される
第2セル形成領域とで構成されることを特徴とする半導
体集積回路装置。 2、前記第1セル形成領域の面積は前記第2セル形成領
域の面積より小さいことを特徴とする特許請求の範囲第
1項に記載の半導体集積回路装置。 3、前記回路素子は、入力回路用MISFET及び出力
回路用MISFETを有することを特徴とする特許請求
の範囲第1項に記載の半導体集積回路装置。 4、前記第1セル形成領域には、前記入力回路用MIS
FETが前記第2セル形成領域には、前記出力回路用M
ISFETが形成されることを特徴とする特許請求の範
囲第2項に記載の半導体集積回路装置。 5、前記半導体集積回路装置は、さらに、前記入出力バ
ッファ回路用の基本セルに入力回路、出力回路および入
出力回路のうち選択された少なくとも1つの回路機能を
与えるための配線パターンを有し、前記配線パターンは
各々の入出力バッファ回路用基本セルと対応する外部端
子との接続用配線を含んでいることを特徴とする特許請
求の範囲第1項に記載の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13132789A JPH02310946A (ja) | 1989-05-26 | 1989-05-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13132789A JPH02310946A (ja) | 1989-05-26 | 1989-05-26 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02310946A true JPH02310946A (ja) | 1990-12-26 |
Family
ID=15055360
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JP (1) | JPH02310946A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03142879A (ja) * | 1989-10-27 | 1991-06-18 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
JPH04171756A (ja) * | 1990-11-02 | 1992-06-18 | Mitsubishi Electric Corp | 半導体集積回路装置 |
WO2011065022A1 (ja) * | 2009-11-30 | 2011-06-03 | パナソニック株式会社 | 半導体集積回路 |
-
1989
- 1989-05-26 JP JP13132789A patent/JPH02310946A/ja active Pending
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