WO2011065022A1 - 半導体集積回路 - Google Patents

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祇園雅弘
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    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas

Definitions

  • the present invention relates to a semiconductor integrated circuit having first and second IO cell regions, and each IO cell region having at least one IO cell for inputting and outputting a signal having a first voltage amplitude. Is.
  • the breakdown voltage of elements formed on a semiconductor integrated circuit has been decreasing year by year with the miniaturization of processes. Therefore, in order to maintain the reliability of the element, the voltage used in the internal circuit of the semiconductor integrated circuit tends to be lowered.
  • the voltage used in components outside the internal circuit hereinafter referred to as “external components” in a system such as an electronic device remains at a conventional level. Therefore, the voltage of the signal transmitted / received to / from these external parts is at a level different from the voltage used in the internal circuit.
  • a level shift circuit is provided in the IO cell so that a high voltage signal input / output to / from an external component is converted into a low voltage signal corresponding to the internal circuit by the level shift circuit in the IO cell.
  • IO cells are arranged in duplicate on the periphery of the semiconductor integrated circuit so as to overlap the outside and the inside, a low voltage signal input / output between the outside IO cell and the internal circuit becomes inside. It passes through the use area of the high voltage signal in the IO cell, and is affected by the crosstalk caused by the high voltage signal. As a result, noise is generated in a signal input from the outer IO cell to the internal circuit.
  • the low voltage signal output from the internal circuit toward the outer IO cell also passes through the use area of the high voltage signal in the inner IO cell, and is affected by crosstalk due to the high voltage signal.
  • noise is generated in the signal output from the internal circuit to the external IO cell.
  • the ratio between the voltage of the internal circuit and the voltage of the external component is more than three times, so that noise due to crosstalk further increases and there is a risk that the signal exchange will not be performed correctly. Arise.
  • An object of the present invention is to prevent noise from being generated in a signal exchanged between an internal circuit and an IO cell in a semiconductor integrated circuit in which IO cells are arranged in an overlapping manner. .
  • one embodiment of the present invention includes first and second IO cell regions, and an IO cell that inputs and outputs a signal having a first voltage amplitude in each IO cell region.
  • a level shift circuit that converts the signal into a signal having the amplitude of the second voltage and outputs the signal, and an internal circuit that operates using the signal having the amplitude of the second voltage output by the level shift circuit.
  • a signal wiring for inputting a signal output from the IO cell in the first IO cell region to the level shift circuit is provided between the IO cell in the first IO cell region and the level shift circuit.
  • the signal output from the IO cell in the first IO cell region is not converted into the amplitude of the second voltage, and the IO of the second IO cell region is maintained with the amplitude of the first voltage. It passes on the cell or in the IO cell. Therefore, it is possible to reduce the influence of crosstalk caused by the signal in the IO cell in the second IO cell region with respect to the signal output by the IO cell in the first IO cell region.
  • One embodiment of the present invention includes first and second IO cell regions, and each IO cell region includes at least one IO cell that inputs and outputs a signal having the amplitude of the first voltage.
  • a semiconductor integrated circuit wherein the second IO cell region is sandwiched between an internal circuit that operates using a signal having the amplitude of the second voltage and the first IO cell region, A level shift circuit for converting a signal having the amplitude of the second voltage output from the internal circuit into a signal having the amplitude of the first voltage and outputting the signal, and an IO cell in the first IO cell region
  • a signal wiring for inputting a signal output from the level shift circuit to an IO cell in the first IO cell region is provided on the IO cell in the second IO cell region or between the level shift circuit and the level shift circuit. Arranged to pass through the cell And wherein the door.
  • the signal output by the internal circuit is converted into a signal having the amplitude of the first voltage and passes on or in the IO cell in the second IO cell region. Therefore, it is possible to reduce the influence of crosstalk caused by the signal in the IO cell in the second IO cell region with respect to the signal input to the IO cell in the first IO cell region.
  • the influence of crosstalk caused by the signal in the IO cell in the second IO cell region with respect to the signal output by the IO cell in the first IO cell region is reduced, and the operation reliability of the semiconductor integrated circuit is improved. Can do.
  • FIG. 1 is a plan view of a semiconductor integrated circuit according to Embodiment 1 of the present invention.
  • FIG. 2 is an explanatory diagram illustrating a passage path of the high voltage signal wiring according to the first embodiment of the present invention.
  • FIG. 3 is a circuit diagram showing a configuration of the IO cell according to the first embodiment of the present invention.
  • FIG. 4 is a plan view of a semiconductor integrated circuit according to a modification of the first embodiment of the present invention.
  • FIG. 5 is a plan view of a semiconductor integrated circuit according to a modification of the first embodiment of the present invention.
  • FIG. 6 is a plan view of a semiconductor integrated circuit according to a modification of the first embodiment of the present invention.
  • FIG. 1 is a plan view of a semiconductor integrated circuit according to Embodiment 1 of the present invention.
  • FIG. 2 is an explanatory diagram illustrating a passage path of the high voltage signal wiring according to the first embodiment of the present invention.
  • FIG. 3 is a circuit diagram showing a configuration of
  • FIG. 7 is a plan view of a semiconductor integrated circuit according to a modification of the first embodiment of the present invention.
  • FIG. 8 is a plan view of a semiconductor integrated circuit according to a modification of the first embodiment of the present invention.
  • FIG. 9 is a plan view of a semiconductor integrated circuit according to a modification of the first embodiment of the present invention.
  • FIG. 10 is a plan view of a semiconductor integrated circuit according to a modification of the first embodiment of the present invention.
  • FIG. 11 is a plan view of a semiconductor integrated circuit according to Embodiment 2 of the present invention.
  • FIG. 12 is a plan view of a semiconductor integrated circuit according to Embodiment 2 of the present invention.
  • FIG. 1 shows a semiconductor integrated circuit (semiconductor chip) 10 according to Embodiment 1 of the present invention.
  • the semiconductor integrated circuit 10 is formed in a square shape, and at the periphery thereof, a plurality of IO cells 11 are doubled (in two stages) with no gaps so as to overlap the outer side and the inner side. Yes.
  • Each IO cell 11 outputs a signal having an amplitude of 3.3 V (first voltage) to an external component of the semiconductor integrated circuit 10 and has an amplitude of 3.3 V input from the external component. Receive a signal.
  • An outer region where the IO cells 11 are arranged constitutes a first annular IO cell region 12a having a rectangular shape, and an inner region where the IO cells 11 are arranged constitutes a second annular IO cell region 12b having a rectangular shape. Yes.
  • a plurality of level shift circuits 15 are arranged in a square ring double (in two stages) without gaps.
  • the level shift circuit 15 arranged converts the signal output from the IO cell 11 in the first IO cell region 12a into a signal having an amplitude of 1.0 V (second voltage) lower than 3.3V. And a signal output from the IO cell 11 in the second IO cell region 12b after being converted into a signal having an amplitude of 1.0V.
  • the region where these level shift circuits 15 are arranged constitutes a level shift circuit region 17, and the second IO cell region 12b is sandwiched between the level shift circuit region 17 and the first IO cell region 12a.
  • the first voltage signal wiring 14a that is input to the level shift circuit 15 is disposed so as to pass over the IO cells 11 in the second IO cell region 12b. In FIG. 1, only one first voltage signal line 14a is shown, and the other first voltage signal lines 14a are not shown. Note that the first voltage signal wiring 14 a may be disposed so as to pass through the IO cell 11 instead of on the IO cell 11.
  • the internal circuit 13 that operates using a signal having an amplitude of 1.0 V output from the level shift circuit 15 is disposed.
  • the internal circuit 13 includes a signal processing circuit, a memory circuit, and the like (not shown), and outputs a signal having an amplitude of 1.0V.
  • a second voltage signal wiring 14 b for inputting a signal having an amplitude of 1.0 V output from the level shift circuit 15 to the internal circuit 13 is disposed. Yes.
  • FIG. 3 shows the configuration of the IO cell 11.
  • the IO cell 11 is used to prevent external bonding pads 31 that are contacts between the semiconductor integrated circuit 10 and the outside, an input buffer 33 and an output buffer 34 that exchange signals with the internal circuit 13, and damage from static electricity from the outside.
  • An electrostatic protection circuit 32 is provided. All these configurations are not essential for the IO cell 11, and the IO cell 11 may have a configuration other than the above configuration. Further, the IO cell 11 may constitute a power cell.
  • a signal having an amplitude of 3.3 V input from the outside to the IO cell 11 in the first IO cell region 12a is input to the IO cell in the second IO cell region 12b.
  • 11 is input to the level shift circuit 15 through the first voltage signal wiring 14a passing over the top.
  • the level shift circuit 15 converts a signal having an amplitude of 3.3V into a signal having an amplitude of 1.0V that is the operating voltage of the internal circuit 13, and outputs the signal.
  • a signal having an amplitude of 1.0 V output from the level shift circuit 15 is input to the internal circuit 13 via the second voltage signal wiring 14b.
  • the voltage of the first voltage signal wiring 14a passing over the IO cell 11 in the second IO cell region 12b and the operating voltage of the IO cell 11 in the second IO cell region 12b are both 3. Equal at 3V. Therefore, the influence of crosstalk caused by the signal in the IO cell 11 in the second IO cell region 12b generated in the signal of the first voltage signal wiring 14a can be reduced, and the operation reliability of the semiconductor integrated circuit 10 can be improved.
  • the IO cell 11 is formed over the entire periphery of the peripheral portion of the semiconductor integrated circuit 10, but as shown in FIG. You may form in.
  • the outer and inner IO cells 11 may not be formed on one of the four sides.
  • the outer and inner IO cells 11 may be formed only on a part of one of the four sides.
  • the level shift circuit 15 may be formed on only one of the four sides. In this case, in the region where the level shift circuit 15 is disposed between the second IO cell region 12b and the internal circuit 13, the influence of crosstalk is reduced as in the first embodiment, and the semiconductor integrated circuit 10 The reliability of operation can be improved.
  • the level shift circuit 15 may be arranged in a single layer. Thereby, the total area of the level shift circuit region 17 can be reduced, and the chip size can be further reduced. Such a configuration is useful when a plurality of IO cells 11 are connected to one level shift circuit 15.
  • level shift circuit 15 may be arranged to be more than triple.
  • the IO cells 11 are arranged without gaps, but the IO cells 11 may be arranged so that gaps are formed between the IO cells 11 as shown in FIG.
  • the level shift circuit 15 is arranged without a gap.
  • the level shift circuit 15 is arranged so that a gap is formed between the level shift circuits 15. Also good.
  • the IO cell regions are provided twice. However, the IO cell regions may be provided more than triple.
  • a third IO cell region 12c in which a plurality of IO cells 11 are formed is further provided inside the second IO cell region 12b, and the third IO cell region 12c is provided in the level shift circuit region 17.
  • a level shift circuit that converts the signal output from the IO cell 11 in the cell region 12c into a signal having an amplitude of 1.0 V and outputs the signal may be provided.
  • the semiconductor integrated circuit 10 is configured to operate with two types of voltages of 3.3 V and 1.0 V.
  • the semiconductor integrated circuit 10 may be configured to operate with three or more types of voltages.
  • the level shift circuit 15 may perform both voltage conversion from 3.3V to 1.2V and voltage conversion from 1.2V to 0.6V.
  • a plurality of types of level shift circuits that handle different voltages may be provided in the level shift circuit region 17.
  • a level shift circuit that performs voltage conversion from 3.3 V to 1.0 V and voltage conversion from 1.0 V to 3.3 V, and voltage conversion from 5.0 V to 1.0 V, and 1. Both level shift circuits that perform voltage conversion from 0 V to 5.0 V may be provided.
  • the semiconductor integrated circuit 10 operates with a fixed voltage.
  • the semiconductor integrated circuit 10 may operate with a variable voltage corresponding to substrate bias control (Dynamic Voltage and Frequency Frequency: DVFS).
  • FIG. 11 shows a semiconductor integrated circuit 20 according to Embodiment 2 of the present invention.
  • internal circuit power supply wirings 21 are arranged in a grid pattern so as to cover the entire internal circuit 13.
  • These internal circuit power supply lines 21 supply an internal circuit power supply (second voltage) of 1.0 V to the internal circuit 13 and the level shift circuit 15 in the level shift circuit region 17.
  • solder balls 22 are arranged in a matrix as shown in FIG. Via these solder balls 22, external signals and power are supplied to the inside of the semiconductor integrated circuit 20. Also, among the solder balls 22, those assigned to the rectangular central region R (hereinafter referred to as “internal circuit power supply solder balls 23”) are connected to the internal circuit power supply wiring 21 via vias and wiring (not shown). Connected.
  • the level shift circuit 15 is disposed between the second IO cell region 12b and the internal circuit 13, an internal circuit power supply wiring 21 for supplying a signal having an amplitude of 1.0 V to the level shift circuit 15 is provided. There is no need to expand to the IO cell 11 in the first IO cell region 12a outside the second IO cell region 12b to which a signal having an amplitude of 3.3V is input / output.
  • the 1.0 V amplitude signal and the power source transmitted via the internal circuit power supply wiring 21 are the first and second IO cell regions to which the 3.3 V amplitude signal is input and output. It does not pass through 12a and 12b. Therefore, the influence of crosstalk can be reduced and the operational reliability of the semiconductor integrated circuit 20 can be increased. This effect is particularly remarkable when the internal circuit power supply wiring 21 is arranged by applying area pad mounting, flip mounting or the like in which the active region of the semiconductor element is arranged below the bonding pad.
  • the internal circuit power supply solder balls 23 are arranged in a matrix in the entire central region R, but may be disposed only in a part of the central region R.
  • the internal circuit power supply wiring 21 is formed in a grid pattern.
  • the internal circuit power supply wiring 21 is not limited to this shape, and the internal circuit power supply is level-shifted in the internal circuit 13 and the level shift circuit region 17. Any shape that can be supplied to the circuit 15 may be used.
  • the arrangement method of the solder balls 22 is not limited to a matrix.
  • the amplitude (3.3 V) of the signal input / output by the IO cell 11 is higher than the amplitude (1.0 V) of the signal used by the internal circuit 13.
  • the amplitude of the signal used by the internal circuit 13 may be made higher than the amplitude of the signal input / output by. Even in this case, as in the first and second embodiments, it is possible to reduce the influence of crosstalk and improve the reliability of the operation of the semiconductor integrated circuits 10 and 20.
  • the first voltage signal wiring 14 a inputs the signal output from the IO cell 11 in the first IO cell region 12 a to the level shift circuit 15, and the internal circuit 13 is the level shift circuit 15. It came to operate
  • the level shift circuit 15 converts the signal having the amplitude of 1.0V output from the internal circuit 13 into the signal having the amplitude of 3.3V and outputs the signal
  • the first voltage signal wiring 14a is A signal having an amplitude of 3.3 V output from the level shift circuit 15 may be input to the IO cell 11 in the first IO cell region 12a.
  • Such functions of the level shift circuit 15 and the first voltage signal wiring 14a may be provided instead of the functions of the level shift circuit 15 and the first voltage signal wiring 14a of the first and second embodiments. In addition to the functions of the second level shift circuit 15 and the first voltage signal wiring 14a, they may be provided.
  • the level shift circuit 15 converts the signal having the amplitude of 1.0V output from the internal circuit 13 into the signal having the amplitude of 3.3V.
  • the first voltage signal wiring 14a that outputs the signal having the amplitude of 3.3 V output by the level shift circuit 15 may be provided to the IO cell 11 in the third IO cell region 12c.
  • the semiconductor integrated circuit according to the present invention relates to a semiconductor integrated circuit having a level shift circuit, and is particularly useful when the IO cell region is arranged so as to overlap the peripheral portion.

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Abstract

　半導体集積回路(10)には、第１のＩＯセル領域(12a)のＩＯセル(11)により出力された信号を第２の電圧の振幅を持つ信号に変換して出力するレベルシフト回路(15)が第１のＩＯセル領域(12a)とで第２のＩＯセル領域(12b)を挟むように配置されているとともに、レベルシフト回路(15)により出力された第２の電圧の振幅を持つ信号を用いて動作する内部回路(13)が設けられている。第１のＩＯセル領域(12a)のＩＯセル(11)とレベルシフト回路(15)との間には、第１のＩＯセル領域(12a)のＩＯセル(11)により出力された信号をレベルシフト回路(15)に入力する信号配線(14a)が、第２のＩＯセル領域(12b)のＩＯセル(11)上またはＩＯセル(11)内を通過するように配設されている。

Description

半導体集積回路
　本発明は、第１及び第２のＩＯセル領域を有し、各ＩＯセル領域に、第１の電圧の振幅を持つ信号の入出力を行うＩＯセルが１つ以上形成された半導体集積回路に関するものである。
　特許文献１に開示された半導体装置では、方形環状の２組のＩＯセル群が内部論理回路領域を２重に包囲するように配置されている。
特開２０００－２１９８７号公報
　ところで、近年、半導体集積回路上に形成される素子の耐圧がプロセスの微細化に伴って年々低下している。そのため、素子の信頼性を維持するため、半導体集積回路の内部回路で使用される電圧も低化の傾向にある。その一方で、電子機器等のシステム内において内部回路の外部の部品（以下、「外部部品」と呼ぶ）で使用される電圧は、従来のレベルのままである。したがって、これら外部部品との間で送受信される信号の電圧は、内部回路で使用される電圧と異なるレベルになる。
　そこで、ＩＯセル内にレベルシフト回路を設け、外部部品との間で入出力される高電圧信号がＩＯセル内でレベルシフト回路により内部回路に対応する低電圧信号に変換されるようにすることが考えられる。しかし、このようなＩＯセルを外側と内側とに重なるように半導体集積回路の周縁部に二重に配置すると、外側のＩＯセルと内部回路との間で入出力される低電圧信号が、内側のＩＯセル内の高電圧信号の使用領域を通過し、高電圧信号によるクロストークの影響を受ける。その結果、外側のＩＯセルから内部回路に入力される信号にノイズが発生する。同様に、内部回路から外側のＩＯセルに向けて出力される低電圧信号も、内側のＩＯセル内の高電圧信号の使用領域を通過し、高電圧信号によるクロストークの影響を受ける。その結果、内部回路から外側のＩＯセルに出力される信号にノイズが発生する。特に、最新の微細プロセスにおいては、内部回路の電圧と外部部品の電圧との比が３倍以上にもなるため、クロストークによるノイズがさらに増加し、信号のやり取りが正しく行われない危険性が生じる。
　本発明は、上記の点に鑑み、ＩＯセルが重ねて配置された半導体集積回路において、内部回路とＩＯセルとの間でやり取りされる信号にノイズが発生することを防止することを目的とする。
　上記の課題を解決するため、本発明の一態様は、第１及び第２のＩＯセル領域を有し、各ＩＯセル領域に、第１の電圧の振幅を持つ信号の入出力を行うＩＯセルが１つ以上形成された半導体集積回路であって、前記第１のＩＯセル領域とで前記第２のＩＯセル領域を挟むように配置され、前記第１のＩＯセル領域のＩＯセルにより出力された信号を第２の電圧の振幅を持つ信号に変換して出力するレベルシフト回路と、前記レベルシフト回路により出力された第２の電圧の振幅を持つ信号を用いて動作する内部回路とを備え、前記第１のＩＯセル領域のＩＯセルとレベルシフト回路との間には、前記第１のＩＯセル領域のＩＯセルにより出力された信号を前記レベルシフト回路に入力する信号配線が、前記第２のＩＯセル領域のＩＯセル上又はＩＯセル内を通過するように配設されていることを特徴とする。
　この態様によると、第１のＩＯセル領域のＩＯセルにより出力された信号は、第２の電圧の振幅に変換されることなく、第１の電圧の振幅のまま第２のＩＯセル領域のＩＯセル上又はＩＯセル内を通過する。したがって、第１のＩＯセル領域のＩＯセルにより出力された信号に対する第２のＩＯセル領域のＩＯセル内の信号によるクロストークの影響を削減できる。
　また、本発明の一態様は、第１及び第２のＩＯセル領域を有し、各ＩＯセル領域に、第１の電圧の振幅を持つ信号の入出力を行うＩＯセルが１つ以上形成された半導体集積回路であって、前記第２の電圧の振幅を持つ信号を用いて動作する内部回路と、前記第１のＩＯセル領域とで前記第２のＩＯセル領域を挟むように配置され、前記内部回路により出力された前記第２の電圧の振幅を持つ信号を第１の電圧の振幅を持つ信号に変換して出力するレベルシフト回路とを備え、前記第１のＩＯセル領域のＩＯセルとレベルシフト回路との間には、前記レベルシフト回路により出力された信号を前記第１のＩＯセル領域のＩＯセルに入力する信号配線が、前記第２のＩＯセル領域のＩＯセル上またはＩＯセル内を通過するように配設されていることを特徴とする。
　この態様によると、内部回路により出力された信号は、第１の電圧の振幅を持つ信号に変換されて第２のＩＯセル領域のＩＯセル上又はＩＯセル内を通過する。したがって、第１のＩＯセル領域のＩＯセルに入力される信号に対する第２のＩＯセル領域のＩＯセル内の信号によるクロストークの影響を削減できる。
　本発明により、第１のＩＯセル領域のＩＯセルにより出力された信号に対する第２のＩＯセル領域のＩＯセル内の信号によるクロストークの影響を削減し、半導体集積回路の動作信頼性を高めることができる。
図１は、本発明の実施形態１に係る半導体集積回路の平面図である。 図２は、本発明の実施形態１に係る高電圧信号配線の通過経路を示す説明図である。 図３は、本発明の実施形態１に係るＩＯセルの構成を示す回路図である。 図４は、本発明の実施形態１の変形例に係る半導体集積回路の平面図である。 図５は、本発明の実施形態１の変形例に係る半導体集積回路の平面図である。 図６は、本発明の実施形態１の変形例に係る半導体集積回路の平面図である。 図７は、本発明の実施形態１の変形例に係る半導体集積回路の平面図である。 図８は、本発明の実施形態１の変形例に係る半導体集積回路の平面図である。 図９は、本発明の実施形態１の変形例に係る半導体集積回路の平面図である。 図１０は、本発明の実施形態１の変形例に係る半導体集積回路の平面図である。 図１１は、本発明の実施形態２に係る半導体集積回路の平面図である。 図１２は、本発明の実施形態２に係る半導体集積回路の平面図である。
　以下、本発明の実施形態について、図面を参照して説明する。
　《実施形態１》
　図１は、本発明の実施形態１に係る半導体集積回路（半導体チップ）１０を示す。この半導体集積回路１０は方形に形成され、その周縁部には、全周に亘って、複数のＩＯセル１１が外側と内側とに重なるように二重に（二段に）隙間なく配置されている。各ＩＯセル１１は、半導体集積回路１０の外部の部品に対し、３．３Ｖ（第１の電圧）の振幅を持つ信号を出力するとともに、外部の部品から入力される３．３Ｖの振幅を持つ信号を受信する。ＩＯセル１１の配置された外側の領域が方形環状の第１のＩＯセル領域１２ａを構成し、ＩＯセル１１の配置された内側の領域が方形環状の第２のＩＯセル領域１２ｂを構成している。
　第２のＩＯセル領域１２ｂの内側には、複数のレベルシフト回路１５が方形環状に二重に（二段に）重ねて隙間なく配置されている。配置されるレベルシフト回路１５には、第１のＩＯセル領域１２ａのＩＯセル１１により出力された信号を、３．３Ｖより低い１．０Ｖ（第２の電圧）の振幅を持つ信号に変換して出力するものと、第２のＩＯセル領域１２ｂのＩＯセル１１により出力された信号を１．０Ｖの振幅を持つ信号に変換して出力するものとが含まれる。これらレベルシフト回路１５の配置された領域がレベルシフト回路領域１７を構成し、このレベルシフト回路領域１７と第１のＩＯセル領域１２ａとにより、第２のＩＯセル領域１２ｂが挟まれている。
　第１のＩＯセル領域１２ａとレベルシフト回路１５との間には、図２にも示すように、第１のＩＯセル領域１２ａのＩＯセル１１毎に、そのＩＯセル１１により出力された信号をレベルシフト回路１５に入力する第１電圧信号配線１４ａが、第２のＩＯセル領域１２ｂのＩＯセル１１上を通過するように配設されている。図１においては、第１電圧信号配線１４ａを１本のみ示し、その他の第１電圧信号配線１４ａの図示を省略している。なお、第１電圧信号配線１４ａは、ＩＯセル１１上ではなく、ＩＯセル１１内を通過するように配設してもよい。
　レベルシフト回路１５のさらに内側には、レベルシフト回路１５により出力された１．０Ｖの振幅を持つ信号を用いて動作する内部回路１３が配置されている。内部回路１３は、信号処理回路やメモリ回路等（図示せず）を含み、１．０Ｖの振幅を持つ信号を出力する。
　また、レベルシフト回路１５と内部回路１３との間には、レベルシフト回路１５により出力された１．０Ｖの振幅を持つ信号を内部回路１３に入力する第２電圧信号配線１４ｂが配設されている。
　図３は、ＩＯセル１１の構成を示す。ＩＯセル１１は、半導体集積回路１０と外部との接点である外部ボンディングパッド３１、内部回路１３と信号のやり取りを行う入力バッファ３３と出力バッファ３４、及び外部からの静電気による破壊を防止するための静電気保護回路３２を備えている。なお、これら全ての構成がＩＯセル１１に必須ではなく、またＩＯセル１１が上記構成以外の構成を備えていてもよい。さらに、ＩＯセル１１が電源セルを構成していてもよい。
　上記のように構成された半導体集積回路１０では、第１のＩＯセル領域１２ａのＩＯセル１１に外部から入力された３．３Ｖの振幅を持つ信号が、第２のＩＯセル領域１２ｂのＩＯセル１１上を通過する第１電圧信号配線１４ａを介してレベルシフト回路１５へ入力される。レベルシフト回路１５は、３．３Ｖの振幅を持つ信号を、内部回路１３の動作電圧である１．０Ｖの振幅を持つ信号に変換して出力する。レベルシフト回路１５により出力された１．０Ｖの振幅を持つ信号は、第２電圧信号配線１４ｂを介して内部回路１３に入力される。
　このように、第２のＩＯセル領域１２ｂのＩＯセル１１上を通過する第１電圧信号配線１４ａの電圧と、第２のＩＯセル領域１２ｂのＩＯセル１１の動作電圧とが、いずれも３．３Ｖで等しい。したがって、第１電圧信号配線１４ａの信号に生じる第２のＩＯセル領域１２ｂのＩＯセル１１内の信号によるクロストークの影響を低下させ、半導体集積回路１０の動作の信頼性を向上できる。
　《実施形態１の変形例》
　なお、上記実施形態１では、半導体集積回路１０の周縁部の全周に亘ってＩＯセル１１を形成したが、図４に示すように、内側のＩＯセル１１を４辺のうちの１辺のみに形成してもよい。
　また、図５に示すように、外側と内側のＩＯセル１１を、４辺のうちの１辺には形成しないようにしてもよい。
　さらに、図６に示すように、外側と内側のＩＯセル１１を、４辺のうちの１辺では一部のみに形成するようにしてもよい。
　これらの構成によると、ＩＯセル１１が二重に形成されている領域では、実施形態１と同様に、クロストークの影響を低下させ、半導体集積回路１０の動作の信頼性を向上できる。
　また、図７に示すように、レベルシフト回路１５を４辺のうちの１辺のみに形成してもよい。この場合、第２のＩＯセル領域１２ｂと内部回路１３との間にレベルシフト回路１５が配置されている領域では、実施形態１と同様に、クロストークの影響を低下させ、半導体集積回路１０の動作の信頼性を向上できる。
　さらに、図８に示すように、レベルシフト回路１５を一重に配置してもよい。これにより、レベルシフト回路領域１７の総面積を削減し、チップサイズをさらに小さくすることができる。このような構成は、１つのレベルシフト回路１５に対して複数のＩＯセル１１が接続される場合に有用である。
　また、レベルシフト回路１５を三重以上に重ねて配置してもよい。
　また、上記実施形態１では、ＩＯセル１１を隙間なく配設したが、図９に示すように、ＩＯセル１１間に隙間が形成されるようにＩＯセル１１を配設してもよい。同様に、上記実施形態１では、レベルシフト回路１５を隙間なく配設したが、図９に示すように、レベルシフト回路１５間に隙間が形成されるようにレベルシフト回路１５を配設してもよい。
　また、上記実施形態１では、ＩＯセル領域を二重に設けたが、ＩＯセル領域を三重以上に設けてもよい。例えば、図１０に示すように、第２のＩＯセル領域１２ｂの内側に、ＩＯセル１１が複数形成された第３のＩＯセル領域１２ｃをさらに設け、レベルシフト回路領域１７に、第３のＩＯセル領域１２ｃのＩＯセル１１により出力された信号を１．０Ｖの振幅を持つ信号に変換して出力するレベルシフト回路を設けてもよい。ＩＯセル領域を三重以上に設けた場合でも、ＩＯセル領域内を通過する信号配線を介して伝送される信号（最内郭に配置されるＩＯセル領域以外のＩＯセル領域から入出力される信号）が受けるクロストークの影響を低下させ、半導体集積回路１０の動作信頼性を高めることができる。
　また、上記実施形態１では、３．３Ｖと１．０Ｖの２種類の電圧により動作するように半導体集積回路１０を構成したが、３種類以上の電圧により動作するように構成してもよい。例えば、レベルシフト回路１５が、３．３Ｖから１．２Ｖへの電圧の変換と、１．２Ｖから０．６Ｖへの電圧の変換との両方を行うようにしてもよい。また、扱う電圧の異なる複数種類のレベルシフト回路をレベルシフト回路領域１７内に設けてもよい。例えば、３．３Ｖから１．０Ｖへの電圧の変換と１．０Ｖから３．３Ｖへの電圧の変換とを行うレベルシフト回路、及び５．０Ｖから１．０Ｖへの電圧の変換と１．０Ｖから５．０Ｖへの電圧の変換とを行うレベルシフト回路の両方を設けてもよい。
　また、上記実施形態１では、半導体集積回路１０が固定電圧により動作したが、基板バイアス制御（Dynamic Voltage and Frequency Scaling:DVFS）に対応した変動電圧により動作するようにしてもよい。
　《実施形態２》
　図１１は、本発明の実施形態２に係る半導体集積回路２０を示す。この半導体集積回路２０では、内部回路１３全体を覆うように内部回路電源配線２１が格子状に張り巡らされている。これら内部回路電源配線２１は、内部回路１３とレベルシフト回路領域１７内のレベルシフト回路１５とに１．０Ｖの内部回路電源（第２の電圧）を供給する。
　また、当該半導体集積回路２０の主面上には、図１２に示すように、複数のはんだボール２２がマトリクス状に配置されている。これらはんだボール２２を介して、外部からの信号及び電源が半導体集積回路２０の内部に与えられる。また、はんだボール２２のうち、方形の中央領域Ｒに割り当てられたもの（以下、内部回路電源用はんだボール２３と呼ぶ）は、ビア及び配線（図示せず）を介して内部回路電源配線２１に接続される。
　その他の構成は、実施形態１と同一であるので、同一の構成箇所には同一の符号を付してその詳細な説明を省略する。
　レベルシフト回路１５は、第２のＩＯセル領域１２ｂと内部回路１３との間に配置されているため、１．０Ｖの振幅の信号をレベルシフト回路１５に給電するための内部回路電源配線２１を、３．３Ｖの振幅の信号が入出力される第２のＩＯセル領域１２ｂよりも外側にある第１のＩＯセル領域１２ａ内のＩＯセル１１まで拡張する必要がない。
　本実施形態２によると、内部回路電源配線２１を介して送信される１．０Ｖの振幅の信号及び電源は、３．３Ｖの振幅の信号が入出力される第１及び第２のＩＯセル領域１２ａ，１２ｂを通過しない。したがって、クロストークの影響を低下させ、半導体集積回路２０の動作信頼性を高めることができる。この効果は、ボンディングパッドの下方に半導体素子のアクティブ領域を配置するエリアパッド実装やフリップ実装等を適用して内部回路電源配線２１を配置する場合に特に顕著である。
　なお、上記実施形態２では、中央領域Ｒ全体に内部回路電源用はんだボール２３をマトリクス状に配置したが、中央領域Ｒの一部のみに配置してもよい。
　また、上記実施形態２では、内部回路電源配線２１を格子状に形成したが、内部回路電源配線２１はこの形状に限られず、内部回路電源を内部回路１３とレベルシフト回路領域１７内のレベルシフト回路１５とに供給できる形状であればよい。同様に、はんだボール２２の配置方法もマトリクス状に限られない。
　また、上記実施形態１，２では、ＩＯセル１１により入出力される信号の振幅（３．３Ｖ）が、内部回路１３により用いられる信号の振幅（１．０Ｖ）より高かったが、ＩＯセル１１により入出力される信号の振幅よりも、内部回路１３により用いられる信号の振幅を高くしてもよい。この場合でも上記実施形態１，２と同様に、クロストークの影響を低下させ、半導体集積回路１０，２０の動作の信頼性を向上できる。
　また、上記実施形態１，２では、第１電圧信号配線１４ａが第１のＩＯセル領域１２ａのＩＯセル１１により出力された信号をレベルシフト回路１５に入力し、内部回路１３がレベルシフト回路１５により出力された信号を用いて動作するようになっていた。しかし、反対に、レベルシフト回路１５が、内部回路１３により出力された１．０Ｖの振幅を持つ信号を３．３Ｖの振幅を持つ信号に変換して出力し、第１電圧信号配線１４ａが、レベルシフト回路１５により出力された３．３Ｖの振幅を持つ信号を、第１のＩＯセル領域１２ａのＩＯセル１１に入力するようにしてもよい。このようなレベルシフト回路１５及び第１電圧信号配線１４ａの機能は、実施形態１，２のレベルシフト回路１５及び第１電圧信号配線１４ａの機能の代わりに設けてもよいし、実施形態１，２のレベルシフト回路１５及び第１電圧信号配線１４ａの機能に加えて設けてもよい。
　同様に、第３のＩＯセル領域１２ｃを設けた場合でも、レベルシフト回路１５が、内部回路１３により出力された１．０Ｖの振幅を持つ信号を３．３Ｖの振幅を持つ信号に変換して出力し、第１電圧信号配線１４ａが、レベルシフト回路１５により出力された３．３Ｖの振幅を持つ信号を、第３のＩＯセル領域１２ｃのＩＯセル１１に入力する機能を設けてもよい。
　本発明に係る半導体集積回路は、レベルシフト回路を有する半導体集積回路に関し、特にＩＯセル領域が周縁部に重ねて配置されたものとして有用である。
１０　　　半導体集積回路 
１１　　　ＩＯセル 
１２ａ　　第１のＩＯセル領域 
１２ｂ　　第２のＩＯセル領域 
１２ｃ　　第３のＩＯセル領域 
１３　　　内部回路 
１４ａ　　第１電圧信号配線（信号配線） 
１５　　　レベルシフト回路 
２０　　　半導体集積回路 
２１　　　内部回路電源配線 

Claims (15)

  1. 　第１及び第２のＩＯセル領域を有し、各ＩＯセル領域に、第１の電圧の振幅を持つ信号の入出力を行うＩＯセルが１つ以上形成された半導体集積回路であって、
    　前記第１のＩＯセル領域とで前記第２のＩＯセル領域を挟むように配置され、前記第１のＩＯセル領域のＩＯセルにより出力された信号を第２の電圧の振幅を持つ信号に変換して出力するレベルシフト回路と、
    　前記レベルシフト回路により出力された第２の電圧の振幅を持つ信号を用いて動作する内部回路とを備え、
    　前記第１のＩＯセル領域のＩＯセルとレベルシフト回路との間には、前記第１のＩＯセル領域のＩＯセルにより出力された信号を前記レベルシフト回路に入力する信号配線が、前記第２のＩＯセル領域のＩＯセル上又はＩＯセル内を通過するように配設されていることを特徴とする半導体集積回路。
  2. 　第１及び第２のＩＯセル領域を有し、各ＩＯセル領域に、第１の電圧の振幅を持つ信号の入出力を行うＩＯセルが１つ以上形成された半導体集積回路であって、
    　前記第２の電圧の振幅を持つ信号を用いて動作する内部回路と、
    　前記第１のＩＯセル領域とで前記第２のＩＯセル領域を挟むように配置され、前記内部回路により出力された前記第２の電圧の振幅を持つ信号を第１の電圧の振幅を持つ信号に変換して出力するレベルシフト回路とを備え、
    　前記第１のＩＯセル領域のＩＯセルとレベルシフト回路との間には、前記レベルシフト回路により出力された信号を前記第１のＩＯセル領域のＩＯセルに入力する信号配線が、前記第２のＩＯセル領域のＩＯセル上またはＩＯセル内を通過するように配設されていることを特徴とする半導体集積回路。
  3. 　請求項１又は２に記載の半導体集積回路において、
    　前記第１のＩＯセル領域と前記レベルシフト回路との間には、前記第１の電圧の振幅を持つ信号の入出力を行うＩＯセルが１つ以上形成された第３のＩＯセル領域が配置されていることを特徴とする半導体集積回路。
  4. 　請求項１～３のいずれか１項に記載の半導体集積回路において、
    　方形に形成され、
    　前記第１のＩＯセル領域は、前記半導体集積回路の周縁部に当該半導体集積回路の少なくとも１辺に沿って配置されていることを特徴とする半導体集積回路。
  5. 　請求項４に記載の半導体集積回路において、
    　前記第１のＩＯセル領域は、前記半導体集積回路の周縁部に全周に亘って配置されていることを特徴とする半導体集積回路。
  6. 　請求項１～３のいずれか１項に記載の半導体集積回路において、
    　前記レベルシフト回路は、二重以上に重ねて配置されていることを特徴とする半導体集積回路。
  7. 　請求項１又は２に記載の半導体集積回路において、
    　前記第１のＩＯセル領域とで前記第２のＩＯセル領域を挟むように配置され、前記第２のＩＯセル領域のＩＯセルにより出力された信号を第２の電圧の振幅を持つ信号に変換して出力する機能、及び前記内部回路により出力された前記第２の電圧の振幅を持つ信号を第１の電圧の振幅を持つ信号に変換して出力する機能のうちの少なくとも一方を備えたレベルシフト回路をさらに備えていることを特徴とする半導体集積回路。
  8. 　請求項３に記載の半導体集積回路において、
    　前記第１のＩＯセル領域とで前記第３のＩＯセル領域を挟むように配置され、前記第３のＩＯセル領域のＩＯセルにより出力された信号を第２の電圧の振幅を持つ信号に変換して出力する機能、及び前記内部回路により出力された前記第２の電圧の振幅を持つ信号を第１の電圧の振幅を持つ信号に変換して出力する機能のうちの少なくとも一方を備えたレベルシフト回路をさらに備えていることを特徴とする半導体集積回路。
  9. 　請求項１～３のいずれか１項に記載の半導体集積回路において、
    　前記第２のＩＯセル領域に形成されたＩＯセルは、前記第１のＩＯセル領域に形成されたＩＯセルと前記レベルシフト回路との間に位置していることを特徴とする半導体集積回路。
  10. 　請求項１～９のいずれか１項に記載の半導体集積回路において、
    　前記第１の電圧は、前記第２の電圧よりも高いことを特徴とする半導体集積回路。
  11. 　請求項１又は１０に記載の半導体集積回路において、
    　前記レベルシフト回路に前記第２の電圧を供給する電源配線をさらに備えていることを特徴とする半導体集積回路。
  12. 　請求項１１に記載の半導体集積回路において、
    　前記電源配線は、格子状に形成されていることを特徴とする半導体集積回路。
  13. 　請求項１１又は１２に記載の半導体集積回路において、
    　前記内部回路には、前記電源配線に前記第２の電圧を供給するパッドが実装されていることを特徴とする半導体集積回路。
  14. 　請求項１３に記載の半導体集積回路において、
    　前記パッドは、前記電源配線に電源を供給することを特徴とする半導体集積回路。
  15. 　請求項１３又は１４に記載の半導体集積回路において、
    　前記パッドは、エリアパッドであることを特徴とする半導体集積回路。
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