JP2006319267A - 半導体集積回路 - Google Patents

Abstract

【課題】 静電破壊に対して強化した半導体集積回路の実現を図る。
【解決手段】 電源分離セルＸ´において、第１のダイオード１５のカソードを電源配線６Ａに接続し、第２のダイオード１６のカソードを電源配線６Ｂに接続し、第１及び第２のダイオード１５，１６の各アノードを共通接続する。そして、第１及び第２のダイオードのアノードに、バイバス配線２０の一端を接続し、他端を内部回路３に必要な電源を供給する電源リング７に接続している。例えば電源配線６Ｂにおいてノイズなどにより生じた異常電位は、第２のダイオード１６、バイパス配線２０を通り道として電源リング７に逃げるため、ＩＯ回路２Ｂにおける静電破壊が回避できる。
【選択図】図３

Description

本発明は複数電源を備える半導体集積回路に関し、特にＩＯ回路を複数の領域に電源分離するための電源分離構造に関するものである。

従来の半導体集積回路について、図４，図５，図６を参照して説明する。

図４は従来の半導体集積回路を示すレイアウト図である。シリコンウェハ等の半導体基板から成るＬＳＩチップ１の中央部には内部回路３が設けられている。内部回路３はアナログ回路ブロック４やデジタル回路ブロック５から成り、それぞれのブロックは図４に示すように分離されている。そして、内部回路３の周囲にはＬＳＩチップ１の外部回路からの入力信号を受けて内部回路３へ送るための入力回路、もしくは内部回路３からの信号を外部回路へ出力するための出力回路としての役割を有する回路（以下、これらを総じてＩＯ回路２（２Ａ，２Ｂ，２Ｃ，２Ｄ）と略称する）が設けられている。

また、ＩＯ回路２には、ＩＯ回路２の動作に必要な所定の電源電圧を供給する電源配線６として、それぞれ異なる電源電圧の電源配線６Ａ（ＶＤＤＨ１）、電源配線６Ｂ（ＶＤＤＨ２）、電源配線６Ｃ（ＶＤＤＨ３）、電源配線６Ｄ（ＶＤＤＨ４）が設けられている。そして、ＩＯ回路２はこれらの電源配線６（６Ａ，６Ｂ，６Ｃ，６Ｄ）に対応してそれぞれ異なる電圧のＩＯ回路２Ａ（ＶＤＤＨ１）、ＩＯ回路２Ｂ（ＶＤＤＨ２）、ＩＯ回路２Ｃ（ＶＤＤＨ３）、ＩＯ回路２Ｄ（ＶＤＤＨ４）として区画形成されている。

各ＩＯ回路２Ａ，２Ｂ，２Ｃ，２Ｄの間にはそれぞれ電源分離セルＸが配置されており、各ＩＯ回路２Ａ，２Ｂ，２Ｃ，２Ｄが電気的に分離されている。

デジタル回路ブロック５の周囲に沿ってアルミニウムなどの配線から成る電源リング７が設けられており、電源リング７はデジタル回路ブロック５の動作に必要な所定の電源電圧を供給している。

また、接地配線（ＧＮＤ）８が電源配線６Ａ，６Ｂ，６Ｃ，６Ｄの周囲に設けられている。ＬＳＩチップ１上にはボンディングパッドやバンプ等から成る多数の電極９が設けられており、電極９は電源配線６Ａ，６Ｂ，６Ｃ，６Ｄ、電源リング７、接地配線８に対して所定の電源電圧を供給している。

図５は上述したＩＯ回路２ＡとＩＯ回路２Ｂの間に配置された場合の従来の電源分離セルＸの構成例を示している。従来の電源分離セルＸは、図５（ａ）に示すように並列した双方向のダイオード素子を電源配線６Ａ，６Ｂ間及び接地配線８，８間に接続したり、図５（ｂ）に示すように、電源配線６Ａ，６Ｂ間の配線を物理的にカットし、接地配線８，８間に前記双方向のダイオード素子を接続したり、図５（ｃ）に示すように電源配線６Ａ，６Ｂ間の配線を物理的にカットし、接地配線８，８間には特に何も設けないで配線を繋いだ構成をしていた。

図５（ａ）に示すような電源分離セルＸは隣り合うＩＯ回路２Ａ，２Ｂの電源配線６Ａ（ＶＤＤＨ１），６Ｂ（ＶＤＤＨ２）に電位差がない場合（例えば、ＶＤＤＨ１＝ＶＤＤＨ２＝３．３ボルト）に用いられる。

図５（ｂ），（ｃ）に示すような電源分離セルＸは隣り合うＩＯ回路２Ａ，２Ｂの電源配線６Ａ（ＶＤＤＨ１），６Ｂ（ＶＤＤＨ２）に電位差がある場合（例えば、ＶＤＤＨ１＝３．３ボルト、ＶＤＤＨ２＝２．６ボルト）に用いられる。

なお、隣り合うＩＯ回路２Ａ，２Ｂの接地配線８，８に関しては電位差がないため図５（ｃ）に示すように特に何も設けないで配線を繋いでも良いが、内部回路３やＬＳＩチップ１の外部から生じたノイズによって悪影響を生じないようにするためには、図５（ａ），（ｂ）に示すような並列した双方向のダイオード素子を接地配線８，８間に接続していた。

図６は図５（ｃ）に示すような電源分離セルＸを使用した場合の従来の半導体集積回路を示している。隣り合うＩＯ回路２Ａ，２Ｂの電源配線６Ａ（ＶＤＤＨ１＝３．３ボルト），６Ｂ（ＶＤＤＨ２＝２．６ボルト）に電位差がある場合、従来はこのように電源配線６Ａ，６Ｂ間の配線を物理的にカットすることで電源を分離していた。

また、図示はしないがＩＯ回路２にかかるトランジスタ等の駆動電力を得るとともに不都合な異常電位（サージノイズ）などから素子を保護するためにＰＮ接合等によるダイオード素子またはそれと同等な逆流素子手段を、電源配線６と接地配線８間に明示的あるいは寄生的に設け、異常電位を接地配線８に逃がすことで静電破壊に対する保護が図られていた。

なお、本発明に関連する技術文献としては、例えば以下の特許文献が挙げられる。
特開２０００−３３２２００号公報

しかしながら、半導体集積回路の微細化及び多電源化に伴い、従来の電源分離セルではＩＯ回路の静電破壊の問題が顕著になってきた。すなわち、隣り合うＩＯ回路の電源配線と電位差を有する電源配線（例えば、図６に示すような６Ｂ）において静電気放電等による不都合な異常電位（サージノイズ）が発生した場合に、接地配線８を介してしか生じた異常電位を解消するパス（通り道）が存在しなかったため、異常電位が解消する前に例えばＩＯ回路２Ｂのインバータを構成するＭＯＳトランジスタＱ２のゲート，ソース間の電圧が過大になり、ＭＯＳトランジスタＱ２のゲート酸化膜が破壊されてしまうという問題が生じていた。

そこで、本発明は静電破壊に対する保護を強化した半導体集積回路を提供するものである。

本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明に係る半導体集積回路は、半導体基板上に配置された内部回路と、前記内部回路の周囲の半導体基板上に設けられ、第１の電源電圧で動作する第１のＩＯ回路と、前記内部回路の周囲の半導体基板上に設けられ、前記第１の電源電圧と異なる第２の電源電圧で動作する第２のＩＯ回路と、前記第１及び第２のＩＯ回路の間に配置され、前記第１のＩＯ回路と前記第２のＩＯ回路とを電気的に分離する電源分離セルとを備え、前記電源分離セルは、前記第１の電源電圧が供給された第１の電源配線にそのカソードが接続された第１の整流素子と、前記第１の整流素子のアノードとアノードが共通接続され、前記第２の電源電圧が供給された第２の電源配線にそのカソードが接続された第２の整流素子を備えることを特徴とする。

また、本発明に係る半導体集積回路は前記第１の整流素子と前記第２の整流素子のアノードにバイパス配線が接続され、さらに第３の電源電圧が供給された第３の電源配線に前記バイパス配線が接続されたことを特徴とする。

さらにまた、本発明に係る半導体集積回路の前記第３の電源電圧は、前記第１及び第２の電源電圧に比して小さいことを特徴とする。

また、本発明に係る半導体集積回路の前記第３の電源配線は、前記内部回路の周囲の半導体基板上に設けられ、前記内部回路に前記第３の電源電圧を供給する電源リングであることを特徴とする。

本発明に係る半導体集積回路では、従来の電源分離セル（Ｘ）に比して静電破壊に対して構成を改良した電源分離セル（Ｘ´）を隣り合うＩＯ回路の間に配置し、ノイズなどの異常電位をＩＯ回路の外部に速やかに抜けさせるバイパス（通り道）を備えている。

かかる構成によればＩＯ回路の電源配線において静電気放電等による何らかの原因で電位が大きくなったとしても、かかる異常電位によってＩＯ回路を構成するトランジスタ等が静電破壊することを回避できる。

さらに、本発明に係る半導体集積回路では、異常電位をＩＯ回路から外部に抜けさせるためのバイパス配線を、ＩＯ回路の近傍に設けられた電源リングに接続する構成をとっている。かかる構成によれば、当該異常電位はバイパス配線、電源リングを介して素早く解消されるため、静電破壊を効果的に回避することができる。

さらにまた、本発明に係る半導体集積回路によれば、ユーザー側の使用条件に応じて、隣り合うＩＯ回路の電源配線においていずれの電源配線の電位が高くしたとしても静電破壊を防止することができるため、汎用性が高くユーザー側の希望にこたえる事ができる。

次に、本発明を実施するための最良の形態に係る半導体集積回路ついて図面（図１，図２，図３）を参照しながら説明する。なお、従来例と同様の構成については同記号を用いて説明する。図１は本発明の半導体集積回路の一例を示すレイアウト図であり、図３は図１にかかるＩＯ回路２Ａ〜２ＤのうちＩＯ回路２ＡとＩＯ回路２Ｂ及びその間に配置された電源分離セルＸ´を説明するための部分拡大図である。

なお、本実施形態においては電源配線６Ａの電圧（ＶＤＤＨ１）が３．３ボルトであり、電源配線６Ｂの電圧（ＶＤＤＨ２）が２．６ボルトであり、電源配線６Ｃの電圧（ＶＤＤＨ３）が３．０ボルトであり、電源配線６Ｄの電圧（ＶＤＤＨ４）が４．０ボルトであるとして説明する。

図１に示すように、シリコンウェハなどの半導体基板から成るＬＳＩチップ１の中央部には内部回路３が設けられている。内部回路３はアナログ回路ブロック４やデジタル回路ブロック５から成り、それぞれのブロックは図１に示すように分離されている。なお、アナログ回路ブロック４及びデジタル回路ブロック５とは不図示の信号線で接続されている。

アナログ回路ブロック４の使用例としては、例えばビデオ用のＤＣコンバータやアンプ等であり、デジタル回路ブロック５の使用例としては、例えばタイミングコントローラやデータセレクタ等である。

また、本実施形態では半導体集積回路のレイアウト設計上デジタル回路ブロック５の領域をアナログ回路ブロック４の領域に比して広く形成しているため、デジタル回路ブロック５に必要な動作電圧（例えば、１．８ボルト）を多方面から供給する必要がある。そのため、デジタル回路ブロック５の周囲にはアルミニウム等の配線パターンから成る電源リング７がデジタル回路ブロック５と後述するＩＯ回路２との間に配置されており、デジタル回路ブロック５の動作電圧はこの電源リング７から不図示の配線を介して供給されるようになっている。なお、必要に応じてアナログ回路ブロック４の周囲に同様の電源リングを配置してもよい。電源リング７は、後述するＩＯ回路２と同様に電源配線（ＶＤＤ）及び接地配線（ＧＮＤ）から成っている。

さらに、内部回路３の周囲には、ＬＳＩチップ１の外部回路からの入力信号を受け内部回路３へ送るための入力回路、もしくは内部回路３からの信号を外部回路へ出力するための出力回路としての役割を有する回路（以下、これらを総じてＩＯ回路２（２Ａ，２Ｂ，２Ｃ，２Ｄ）と略称する）が設けられている。ＩＯ回路２には、素子分離等のために多数のウェルが形成され、そこに各種の入出力信号を駆動するトランジスタやインバータ等が作りこまれている。

また、図示はしないがＩＯ回路２にはレベルシフタ回路が配置されているものもある。レベルシフタ回路はＤＣコンバータなどから成り、例えば、ＩＯ回路２の駆動に直接用いられる３．３ボルト等の電圧から、内部回路３の駆動に適した１．８ボルトなどの電圧を生成するようになっている。

なお、本実施形態において、アナログ回路ブロック４の動作電圧（例えば、１．８ボルト）はこのＩＯ回路２から不図示の配線を介して供給されるようになっているが、既述のとおりアナログ回路ブロック４の周囲に電源リング７と同様の別の電源リングを配置し、そこからアナログ回路ブロック４の動作電圧を供給するように構成してもよい。

また、アルミニウムなどの配線パターンから成る電源配線６（６Ａ，６Ｂ，６Ｃ，６Ｄ）として、それぞれ異なる電圧の電源配線６Ａ（ＶＤＤＨ１＝３．３ボルト）、電源配線６Ｂ（ＶＤＤＨ２＝２．６ボルト）、電源配線６Ｃ（ＶＤＤＨ３＝３．０ボルト）、電源配線６Ｄ（ＶＤＤＨ４＝４．０ボルト）が内部回路３の周囲に沿って環状に設けられており、ＩＯ回路２はこれらの電源配線６に対応してそれぞれ異なる電源電圧のＩＯ回路２Ａ（ＶＤＤＨ１）、ＩＯ回路２Ｂ（ＶＤＤＨ２）、ＩＯ回路２Ｃ（ＶＤＤＨ３）、ＩＯ回路２Ｄ（ＶＤＤＨ４）として区画形成されている。そして、各ＩＯ回路２Ａ，２Ｂ，２Ｃ，２Ｄの間にそれぞれ電源分離セルＸ´を配置することで、各ＩＯ回路２Ａ，２Ｂ，２Ｃ，２Ｄを電気的に分離している。

また、アルミニウムなどから成る接地配線８（ＧＮＤ）が電源配線６Ａ，６Ｂ，６Ｃ，６Ｄの外側に環状に形成されている。

なお、図面においては接地配線８（ＧＮＤ）の内側に電源配線６が配置されているがこれとは逆に接地配線８（ＧＮＤ）が電源配線６の内側に配置されていてもよい。

また、図示はしないがＩＯ回路２にかかるインバータ、レベルシフタ回路、トランジスタ等の駆動電力を得るとともに不都合な逆バイアス電圧などから素子を保護するためにＰＮ接合等によるダイオードまたはそれと同等な逆流素子手段が、電源配線６と接地配線８間に明示的あるいは寄生的に設けられていることが好ましい。

また、本実施形態ではＩＯ回路２及び電源分離セルＸ´において、電源配線６及び接地配線８は各１本ずつであるが、必要に応じて必要な本数を設定することができる。

ＬＳＩチップ１上にはボンディングパッドやバンプ等から成る多数の電極９が設けられており、電極９は電源配線６Ａ，６Ｂ，６Ｃ，６Ｄ、電源リング７、接地配線８に対して不図示の配線を介して直接的あるいは、例えばＩＯ回路２内に設けたレベルシフタ用のトランジスタ等を介して間接的に所定の動作電圧を供給している。電極９には電力供給用の電極と接地用の電極がある。

次に本発明に係る電源分離セルＸ´の構成について図２（ａ），（ｂ）を参照して説明する。図２（ａ），（ｂ）は上述したＩＯ回路２ＡとＩＯ回路２Ｂの間に配置された場合の電源分離セルＸ´の構成例を示している。従来の電源分離セルＸとの構成の違いは、電源配線６Ａ，６Ｂ間を第１及び第２のダイオード１５，１６を介して接続している点である（図２及び図５参照）。

すなわち、第１のダイオード１５のカソードが電源配線６Ａ（ＶＤＤＨ１＝３．３ボルト）に接続され、第２のダイオード１６のカソードが電源配線６Ｂ（ＶＤＤＨ２＝２．６ボルト）に接続され、第１及び第２のダイオード１５，１６の各アノードが共通接続されている。そして、このアノードにバイバス配線２０の一端が接続され、他端がＩＯ回路２の外部の電源配線（ＶＤＤ）もしくは接地配線（ＧＮＤ）と接続されている。

ここで、バイパス配線の他端はＩＯ回路２の外部の電源配線（ＶＤＤ）もしくは接地配線（ＧＮＤ）のいずれに接続されていてもよいが、電源配線（ＶＤＤ）と接続される場合にあっては、ＶＤＤが電源配線６Ａ，６Ｂの電源電圧（ＶＤＤＨ１，ＶＤＤＨ２）よりも低い電源電圧（例えば、ＶＤＤ＝１．８ボルト）であることが必要である。通常動作の際にバイパス配線２０から電源配線６Ａ，６Ｂの方向に第１及び第２のダイオード１５，１６が導通しないようにするためである。

また、隣り合うＩＯ回路２Ａ，２Ｂを電気的に分離する観点から、電源配線６Ａ，６Ｂの電位差などに応じて第１及び第２のダイオード１５，１６の材料や素子数を調整することができる。また、第１及び第２のダイオード１５，１６に代えて、同様の働きを有する整流素子（例えばそのゲートとドレインとが接続されたＭＯＳトランジスタ）を配置してもよい。

なお、図２（ａ）は接地配線８，８間に双方向のダイオード素子３０が接続されているのに対して、図２（ｂ）はかかる双方向のダイオード素子３０が接続されていない点で相違する。双方向のダイオード素子３０を配置するのは、既述のとおり保護回路として機能させるためであり、内部回路３やＬＳＩチップ１の外部などから生じるノイズなどによってＩＯ回路２の回路動作に悪影響を生じさせないようにするためである。

したがって、図２（ａ）に示すような並列した双方向のダイオード素子３０を接地配線８，８間に接続することが好ましいが、特にノイズによる影響を気にしないのであれば図２（ｂ）に示すように、双方向のダイオード素子３０のような保護回路を設けない構成であってもよい。

次に上記電源分離セルＸ´を適用した本発明の半導体集積回路について図３を参照しながら説明する。図３に示すように、第１のダイオード１５のカソードを電源配線６Ａに接続し、第２のダイオード１６のカソードを電源配線６Ｂに接続し、第１及び第２のダイオード１５，１６の各アノードを共通接続している。そして、第１及び第２のダイオード１５，１６のアノードに、アルミニウムなどから成るバイバス配線２０の一端を接続し、他端を電源リング７に接続している。

なお、既述したように電源リング７は内部回路３（本実施形態ではデジタル回路ブロック４）に動作電圧を供給するための配線であり、ＩＯ回路２と同様に電源配線（ＶＤＤ）と接地配線（ＧＮＤ）から構成されているが、バイパス配線２０の他端を電源リング７内のいずれの配線に接続してもよい。ただし、パイパス配線２０が電源リング７内の電源配線（ＶＤＤ）と接続される場合にあっては、ＶＤＤが電源配線６Ａ，６Ｂの電源電圧（ＶＤＤＨ１，ＶＤＤＨ２）よりも低い電源電圧であることが必要である。

第１のダイオード１５は、電源配線６Ａに発生し得る所定の異常電位（例えば、電源配線６Ａと接地配線８間に配置されたインバータＩＮＶを構成するＭＯＳトランジスタＱ１のゲート，ソース間に印加されるとゲート酸化膜が破壊される電位）以上の逆バイアスが印加されると導通するように調整されている。同様に、第２のダイオード１６も電源配線６Ｂに発生し得る所定の異常電位以上の逆バイアスが印加されるになると導通するように調整されている。

本実施形態では第１のダイオード１５と第２のダイオード１６間のアノードにバイパス配線２０を接続しているので、例えば電源配線６Ｂに異常電位が生じたとしてもＭＯＳトランジスタＱ２のゲート，ソース間の電圧が過大になる前に、当該異常電位は第２のダイオード素子１６及びバイパス配線２０を介して電源リング７へと逃げ、速やかに解消する。従って、ＩＯ回路２Ｂにおける静電破壊を回避することができる。

なお、隣り合うＩＯ回路２Ａ，２Ｂの接地配線８，８に関しては電位差がないため図３，図２（ｂ）に示すように特に何も設けなくても良いが、内部回路３やＬＳＩチップ１の外部などから生じるノイズによってＩＯ回路２の動作に悪影響が生じないようにするために、図２（ａ）に示すような並列した双方向のダイオード素子３０を接地配線８，８間に接続してもよい。

本発明の半導体集積回路を説明するレイアウト図である。 本発明の半導体集積回路に係る電源分離セルの構成を説明する図である。 本発明の半導体集積回路を説明する図である。 従来の半導体集積回路を説明するレイアウト図である。 従来の半導体集積回路に係る電源分離セルの構成を説明する図である。 従来の半導体集積回路を説明する図である。

符号の説明

１ ＬＳＩチップ ２Ａ，２Ｂ，２Ｃ，２Ｄ ＩＯ領域
３ 内部回路 ４ アナログ回路ブロック
５ デジタル回路ブロック
６Ａ 電源配線（ＶＤＤＨ１） ６Ｂ 電源配線（ＶＤＤＨ２）
６Ｃ 電源配線（ＶＤＤＨ３） ６Ｄ 電源配線（ＶＤＤＨ４）
７ 電源リング ８ 接地配線（ＧＮＤ）
９ 電極 １５ 第１のダイオード １６ 第２のダイオード
２０ バイパス配線 ３０ 双方向のダイオード素子
Ｑ１，Ｑ２ ＭＯＳトランジスタ ＩＮＶ インバータ
Ｘ 従来例に係る電源分離セル
Ｘ´ 本発明に係る電源分離セル
ＶＤＤ 電源リング７の電源配線の電源電圧

Claims (7)

1. 半導体基板上に配置された内部回路と、
   前記内部回路の周囲の半導体基板上に設けられ、第１の電源電圧で動作する第１のＩＯ回路と、
   前記内部回路の周囲の半導体基板上に設けられ、前記第１の電源電圧と異なる第２の電源電圧で動作する第２のＩＯ回路と、
   前記第１及び第２のＩＯ回路の間に配置され、前記第１のＩＯ回路と前記第２のＩＯ回路とを電気的に分離する電源分離セルとを備え、
   前記電源分離セルは、前記第１の電源電圧が供給された第１の電源配線にそのカソードが接続された第１の整流素子と、
   前記第１の整流素子のアノードとアノードが共通接続され、前記第２の電源電圧が供給された第２の電源配線にそのカソードが接続された第２の整流素子を備えることを特徴とする半導体集積回路。
2. 前記第１の整流素子と前記第２の整流素子のアノードにバイパス配線が接続され、さらに第３の電源電圧が供給された第３の電源配線に前記バイパス配線が接続されたことを特徴とする請求項１に記載の半導体集積回路。
3. 前記第３の電源電圧は、前記第１及び第２の電源電圧に比して小さいことを特徴とする請求項２に記載の半導体集積回路。
4. 前記第３の電源配線は、前記内部回路の周囲の半導体基板上に設けられ、前記内部回路に前記第３の電源電圧を供給する電源リングであることを特徴とする請求項２または請求項３に記載の半導体集積回路。
5. 前記電源リングは前記内部回路と前記第１及び第２のＩＯ回路との間に設けられていることを特徴とする請求項４に記載の半導体集積回路。
6. 前記電源分離セル内で、前記第１のＩＯ回路の接地配線と前記第２のＩＯ回路の接地配線とが共通接続されていることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体集積回路。
7. 前記電源分離セル内で、前記第１のＩＯ回路の接地配線と前記第２のＩＯ回路の接地配線との間に双方向の整流素子が配置されていることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体集積回路。

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