JP2006196808A - 半導体集積回路 - Google Patents
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Abstract
【課題】 一つの電源系において生じたノイズ等の他の電源系への影響をより低減すること等が可能な半導体集積回路を提供する。
【解決手段】 この半導体集積回路1は、配線4及び配線12から供給される第1の電源電圧によって動作する第1信号処理回路2と、配線8及び配線11から供給される第2の電源電圧によって動作する第2信号処理回路3と、配線11に一端が接続された保護素子としてのダイオードD8と、ダイオードD8の他端に接続された配線15と、配線12と配線15との間に接続されたグラウンド電源分離用整流素子22とを具備する。
【選択図】 図1
【解決手段】 この半導体集積回路1は、配線4及び配線12から供給される第1の電源電圧によって動作する第1信号処理回路2と、配線8及び配線11から供給される第2の電源電圧によって動作する第2信号処理回路3と、配線11に一端が接続された保護素子としてのダイオードD8と、ダイオードD8の他端に接続された配線15と、配線12と配線15との間に接続されたグラウンド電源分離用整流素子22とを具備する。
【選択図】 図1
Description
本発明は、半導体集積回路に関し、特に、複数の電源系を有する半導体集積回路に関する。
複数の電源系を有する半導体集積回路、例えば、アナログ信号処理回路とディジタル信号処理回路とを含む半導体集積回路においては、一つの電源系において生じたノイズ、サージ等の他の電源系への影響(ノイズの伝播、素子の破壊等)を低減することが望ましい。
従来より、上記のような電源系間の影響を低減するための技術が知られている(例えば、特許文献1参照)。
特許文献1には、第1の低電位側の電源線と第1の高電位側の電源線から供給される第1の電源電圧によって動作する第1の回路と、第2の低電位側の電源線と第2の高電位側の電源線から供給される第2の電源電圧によって動作する第2の回路と、第1の回路と第2の回路との間に接続され、第1の回路と第2の回路との間で信号を伝達する信号線とを備える半導体装置において、第1の低電位側/高電位側の電源線と第2の低電位側/高電位側の電源線との間に、第1の低電位側/高電位側の電源線と第2の低電位側/高電位側の電源線との電位差が所定の値を超えた時に第1の低電位側/高電位側の電源線と第2の低電位側/高電位側の電源線とを導通させる保護回路が設けられてなることを特徴とする半導体装置が掲載されている。
特許文献1には、第1の低電位側の電源線と第1の高電位側の電源線から供給される第1の電源電圧によって動作する第1の回路と、第2の低電位側の電源線と第2の高電位側の電源線から供給される第2の電源電圧によって動作する第2の回路と、第1の回路と第2の回路との間に接続され、第1の回路と第2の回路との間で信号を伝達する信号線とを備える半導体装置において、第1の低電位側/高電位側の電源線と第2の低電位側/高電位側の電源線との間に、第1の低電位側/高電位側の電源線と第2の低電位側/高電位側の電源線との電位差が所定の値を超えた時に第1の低電位側/高電位側の電源線と第2の低電位側/高電位側の電源線とを導通させる保護回路が設けられてなることを特徴とする半導体装置が掲載されている。
しかしながら、特許文献1掲載の半導体装置においては、第1の低電位側/高電位側の電源線に電位の変化(サージ等の入力)があった場合に、この電位の変化が保護回路を介して第2の低電位側/高電位側の電源線に伝播し、ひいては第2の回路に伝播することとなる。
そこで、上記の点に鑑み、本発明は、一つの電源系において生じたノイズ等の他の電源系への影響をより低減すること等が可能な半導体集積回路を提供することを目的とする。
以上の課題を解決するため、本発明の第1の観点に係る半導体集積回路は、第1の低電位側の電源配線と、第1の高電位側の電源配線と、第1の低電位側の電源配線及び第1の高電位側の電源配線から供給される第1の電源電圧によって動作する第1の回路と、第2の低電位側の電源配線と、第2の高電位側の電源配線と、第2の低電位側の電源配線及び第2の高電位側の電源配線から供給される第2の電源電圧によって動作する第2の回路と、第2の低電位側の電源配線に一端が接続された保護素子と、保護素子の他端に接続された配線と、第1の低電位側の電源配線と配線との間に接続された整流素子とを具備する。
この半導体集積回路において、第2の高電位側の電源配線と配線との間に接続された第2の保護素子を更に具備することとしても良いし、第2の回路に信号を入力/出力するための入力/出力配線と配線との間に接続された第3の保護素子を更に具備することとしても良い。また、第1の高電位側の電源配線と第1の低電位側の電源配線との間に接続された第4の保護素子を更に具備することとしても良いし、第1の回路に信号を入力/出力するための第2の入力/出力配線と前記第1の低電位側の電源配線との間に接続された第5の保護素子を更に具備することとしても良い。
また、本発明の第2の観点に係る半導体集積回路は、第1の低電位側の電源配線と、第1の高電位側の電源配線と、第1の低電位側の電源配線及び第1の高電位側の電源配線から供給される第1の電源電圧によって動作する第1の回路と、第2の低電位側の電源配線と、第2の高電位側の電源配線と、第2の低電位側の電源配線及び第2の高電位側の電源配線から供給される第2の電源電圧によって動作する第2の回路と、第2の低電位側の電源配線に一端が接続された第1の保護素子と、第1の保護素子の他端に接続された配線と、第3の低電位側の電源配線と、第1の低電位側の電源配線と第3の低電位側の電源配線との間に接続された第2の保護素子と、第3の低電位側の電源配線と配線との間に接続された整流素子とを具備する。
この半導体集積回路において、第2の高電位側の電源配線と配線との間に接続された第3の保護素子を更に具備することとしても良いし、第2の回路に信号を入力/出力するための入力/出力配線と配線との間に接続された第4の保護素子を更に具備することとしても良い。また、第1の高電位側の電源配線と第3の低電位側の電源配線との間に接続された第5の保護素子を更に具備することとしても良いし、第1の回路に信号を入力/出力するための第2の入力/出力配線と第3の低電位側の電源配線との間に接続された第6の保護素子を更に具備することとしても良いし、第1の高電位側の電源配線と第3の低電位側の電源配線との間に接続された第7の保護素子を更に具備することとしても良い。
また、本発明の第3の観点に係る半導体集積回路は、第1の低電位側の電源配線と、第1の高電位側の電源配線と、第1の低電位側の電源配線及び第1の高電位側の電源配線から供給される第1の電源電圧によって動作する第1の回路と、一群の低電位側の電源配線と、一群の高電位側の電源配線と、一群の低電位側の電源配線及び一群の高電位側の電源配線から供給される一群の電源電圧によってそれぞれ動作する一群の回路と、一群の低電位側の電源配線に一端がそれぞれ接続された一群の保護素子と、一群の保護素子の他端にそれぞれ接続された一群の配線と、一端が第1の低電位側の電源配線に、他端が一群の配線にそれぞれ接続された一群の整流素子とを具備する。
また、本発明の第4の観点に係る半導体集積回路は、第1の低電位側の電源配線と、第1の高電位側の電源配線と、第1の低電位側の電源配線及び第1の高電位側の電源配線から供給される第1の電源電圧によって動作する第1の回路と、第2の低電位側の電源配線と、第1の低電位側の電源配線と第2の低電位側の電源配線との間に接続された第1の保護素子と、一群の低電位側の電源配線と、一群の高電位側の電源配線と、一群の低電位側の電源配線及び一群の高電位側の電源配線から供給される一群の電源電圧によってそれぞれ動作する一群の回路と、一群の低電位側の電源配線に一端がそれぞれ接続された一群の保護素子と、一群の保護素子の他端にそれぞれ接続された一群の配線と、一端が第2の低電位側の電源配線に、他端が一群の配線にそれぞれ接続された一群の整流素子とを具備する。
以下、図面を参照しながら、本発明を実施するための最良の形態について説明する。なお、同一の構成要素には同一の参照符号を付して、説明を省略する。
図1は、本発明の第1の実施形態に係る半導体集積回路の構成の概要を示す図である。
図1は、本発明の第1の実施形態に係る半導体集積回路の構成の概要を示す図である。
図1に示すように、この半導体集積回路1は、電源電位、信号の入力/出力等を行うためのパッドP1〜P8を具備している。また、この半導体集積回路1は、第1信号処理回路(例えば、ディジタル信号処理回路等)2と、第2信号処理回路(例えば、アナログ信号処理回路等)3とを具備している。第1信号処理回路2、第2信号処理回路3は、パッドP1〜P8を介して電源電位等の供給を受けて動作する。
パッドP1は、高電位側の電源電位(ここでは、LVDD)を供給するためのものであり、配線4を介して第1信号処理回路2の高電位側の電源電位入力端子に接続されている。
パッドP2は、第1入力信号を入力するためのものであり、配線5及び抵抗R1を介して第1信号処理回路2の信号入力端子に接続されている。
パッドP2は、第1入力信号を入力するためのものであり、配線5及び抵抗R1を介して第1信号処理回路2の信号入力端子に接続されている。
パッドP3は、第1出力信号を出力するためのものであり、配線6及び抵抗R2を介して第1信号処理回路2の信号出力端子に接続されている。
パッドP4は、低電位側の電源電位(ここでは、VSSD)を供給するためのものであり、配線12を介して第1信号処理回路2の低電位側の電源電位入力端子に接続されている。
パッドP4は、低電位側の電源電位(ここでは、VSSD)を供給するためのものであり、配線12を介して第1信号処理回路2の低電位側の電源電位入力端子に接続されている。
配線12と配線4との間には、保護素子としてのダイオードD1が、配線12と配線5との間には、保護素子としてのダイオードD2が、配線12と配線6との間には、保護素子としてのダイオードD3が、それぞれ接続されている。
パッドP5は、高電位側の電源電位(ここでは、VDDA)を供給するためのものであり、配線8及び抵抗R3を介して第2信号処理回路3の高電位側の電源電位入力端子に接続されている。
パッドP6は、第2入力信号を入力するためのものであり、配線9及び抵抗R4を介して第2信号処理回路3の信号入力端子に接続されている。
パッドP6は、第2入力信号を入力するためのものであり、配線9及び抵抗R4を介して第2信号処理回路3の信号入力端子に接続されている。
パッドP7は、第2出力信号を出力するためのものであり、配線10及び抵抗R5を介して第2信号処理回路3の信号出力端子に接続されている。
パッドP8は、低電位側の電源電位(ここでは、VSSA)を供給するためのものであり、配線11及び抵抗R6を介して第2信号処理回路3の低電位側の電源電位入力端子に接続されている。
パッドP8は、低電位側の電源電位(ここでは、VSSA)を供給するためのものであり、配線11及び抵抗R6を介して第2信号処理回路3の低電位側の電源電位入力端子に接続されている。
第1信号処理回路2と第2信号処理回路3との間には、配線21が接続されており、この配線21を介して、第1信号処理回路2から第2信号処理回路3に内部信号が供給される。
さらに、半導体集積回路1は、配線15を具備している。配線15と配線8との間には、保護素子としてのダイオードD5が、配線15と配線9との間には、保護素子としてのダイオードD6が、配線15と配線10との間には、保護素子としてのダイオードD7が、配線15と配線11との間には、保護素子としてのダイオードD8が、それぞれ接続されている。配線15の電位を電位VSSA’とすると、電位VSSA’は、低電位側の電源電位に近い電位となる。
配線12と配線15との間は、半導体基板(ここでは、P型基板)の抵抗成分R7と、グラウンド電源分離用整流素子22とによって接続されている。
グラウンド電源分離用整流素子22は、4個のダイオードD11〜D14を具備しており、ダイオードD11のアノードは配線12に接続され、カソードはダイオードD12のアノードに接続されている。ダイオードD12のカソードは、配線15に接続されている。ダイオードD14のアノードは配線15に接続され、カソードはダイオードD13のアノードに接続されている。ダイオードD13のカソードは、配線12に接続されている。
グラウンド電源分離用整流素子22は、4個のダイオードD11〜D14を具備しており、ダイオードD11のアノードは配線12に接続され、カソードはダイオードD12のアノードに接続されている。ダイオードD12のカソードは、配線15に接続されている。ダイオードD14のアノードは配線15に接続され、カソードはダイオードD13のアノードに接続されている。ダイオードD13のカソードは、配線12に接続されている。
図2は、半導体集積回路1のレイアウトの一部を模式的に示す図である。図2に示すように、半導体集積回路1は、半導体基板30を具備しており、この半導体基板30の抵抗成分が図1の抵抗R7に相当する。半導体基板30は、パッド配置領域、I/Oセル配置領域、及び、コア領域を有している。I/Oセル配置領域は、保護素子配置領域と、電源配線配置領域とを含んでいる。
第1信号処理回路2及び第2信号処理回路3は、半導体基板30のコア領域内に、パッドP1〜P8は、半導体基板30のパッド配置領域内に、ダイオードD1〜D8は、半導体基板30の保護素子配置領域内に、それぞれ配置されている。
パッドP1と第1信号処理回路2の高電位側の電源電位入力端子との間は、第1層の配線4によって接続されており、パッドP2と第1信号処理回路2の信号入力端子との間は、第1層の配線5によって接続されており、パッドP3と第1信号処理回路2の信号出力端子との間は、第1層の配線6によって接続されており、パッドP4と第1信号処理回路2の低電位側の電源電位入力端子との間は、第1層の配線7によって接続されている。
配線4とダイオードD1のアノードとは、コンタクト41を介して接続されている。ダイオードD1のカソードは、コンタクト42を介して、第2層の配線12に接続されている。
配線5とダイオードD2のアノードとは、コンタクト43を介して接続されている。ダイオードD2のカソードは、コンタクト44を介して、配線12に接続されている。
配線5とダイオードD2のアノードとは、コンタクト43を介して接続されている。ダイオードD2のカソードは、コンタクト44を介して、配線12に接続されている。
配線6とダイオードD3のアノードとは、コンタクト45を介して接続されている。ダイオードD3のカソードは、コンタクト46を介して、配線12に接続されている。
ダイオードD4のカソードは、コンタクト47を介して配線12に接続されている。
配線7は、ビア48を介して配線12に接続されている。
ダイオードD4のカソードは、コンタクト47を介して配線12に接続されている。
配線7は、ビア48を介して配線12に接続されている。
パッドP5と第2信号処理回路3の高電位側の電源電位入力端子との間は、第1層の配線8によって接続されており、パッドP6と第2信号処理回路3の信号入力端子との間は、第1層の配線9によって接続されており、パッドP7と第2信号処理回路3の信号出力端子との間は、第1層の配線10によって接続されており、パッドP8と第2信号処理回路3の低電位側の電源電位入力端子との間は、第1層の配線11によって接続されている。
配線8とダイオードD5のアノードとは、コンタクト51を介して接続されている。ダイオードD5のカソードは、コンタクト52を介して、第2層の配線15に接続されている。
配線9とダイオードD6のアノードとは、コンタクト53を介して接続されている。ダイオードD6のカソードは、コンタクト54を介して、配線15に接続されている。
配線9とダイオードD6のアノードとは、コンタクト53を介して接続されている。ダイオードD6のカソードは、コンタクト54を介して、配線15に接続されている。
配線10とダイオードD7のアノードとは、コンタクト55を介して接続されている。ダイオードD7のカソードは、コンタクト56を介して、配線15に接続されている。
配線11とダイオードD8のアノードとは、コンタクト57を介して接続されている。ダイオードD8のカソードは、コンタクト58を介して、配線15に接続されている。
配線11とダイオードD8のアノードとは、コンタクト57を介して接続されている。ダイオードD8のカソードは、コンタクト58を介して、配線15に接続されている。
半導体基板30のパッドP1〜P4とパッドP5〜P8との間、ダイオードD1〜D4とダイオードD5〜D8との間、及び、第1信号処理回路2と第2信号処理回路3との間には、グラウンド電源分離用整流素子配置領域が設けられている。このグラウンド電源分離用整流素子配置領域内に、グラウンド電源分離用整流素子22と、グラウンド電源分離用整流素子22と同様の回路構成を有するグラウンド電源分離用整流素子23とが、配置されている。
グラウンド電源分離用整流素子22は、配線12と配線15とに接続されており、グラウンド電源分離用整流素子23は、第2層の配線14と第2層の配線17とに接続されている。
図3は、半導体集積回路1のグラウンド電源分離用整流素子22の部分の断面を模式的に示す図である。図3に示すように、半導体基板(ここでは、P型基板とする)30内には、ダイオードD4、D11〜D14、及び、D8が形成されている。
ダイオードD4は、Pウェルと、このPウェル内に形成されたN+拡散領域(カソードに相当)及びP+拡散領域(アノードに相当)を有する。
ダイオードD8は、Pウェルと、このPウェル内に形成されたN+拡散領域(カソードに相当)及びP+拡散領域(アノードに相当)を有する。
ダイオードD4は、Pウェルと、このPウェル内に形成されたN+拡散領域(カソードに相当)及びP+拡散領域(アノードに相当)を有する。
ダイオードD8は、Pウェルと、このPウェル内に形成されたN+拡散領域(カソードに相当)及びP+拡散領域(アノードに相当)を有する。
ダイオードD11は、Pウェルと、このPウェル内に形成されたN+拡散領域(カソードに相当)及びP+拡散領域(アノードに相当)を有する。
ダイオードD12は、Nウェルと、このNウェル内に形成されたN+拡散領域(カソードに相当)及びP+拡散領域(アノードに相当)を有する。
ダイオードD12は、Nウェルと、このNウェル内に形成されたN+拡散領域(カソードに相当)及びP+拡散領域(アノードに相当)を有する。
ダイオードD13は、Nウェルと、このNウェル内に形成されたN+拡散領域(カソードに相当)及びP+拡散領域(アノードに相当)を有する。
ダイオードD14は、Pウェルと、このPウェル内に形成されたN+拡散領域(カソードに相当)及びP+拡散領域(アノードに相当)を有する。
ダイオードD14は、Pウェルと、このPウェル内に形成されたN+拡散領域(カソードに相当)及びP+拡散領域(アノードに相当)を有する。
第1信号処理回路2の低電位側の電源電位入力端子、ダイオードD4のP+拡散領域、ダイオードD11のP+拡散領域、及び、ダイオードD13のN+拡散領域は、配線7、12を介して接続され、低電位側の電源電位VSSDが外部から供給される。
ダイオードD8のN+拡散領域及び抵抗R6の一端は、配線11に接続され、低電位側の電源電位VSSAが外部から供給される。抵抗R6の他端は、第2信号処理回路3の低電位側の電源電位入力端子に接続されている。
ダイオードD8のP+拡散領域、ダイオードD14のP+拡散領域、及び、ダイオードD12のN+拡散領域は、配線15に接続されている。
ダイオードD8のP+拡散領域、ダイオードD14のP+拡散領域、及び、ダイオードD12のN+拡散領域は、配線15に接続されている。
このように構成された半導体集積回路1において、例えば、低電位側の電源電位VSSDにノイズが発生して配線12上に伝播した場合、このノイズはグラウンド電源分離用整流素子22によって相当程度抑えられる。なお、グラウンド電源分離用整流素子22によって抑えきれず又は半導体基板30の抵抗成分R7を介して、ある程度のノイズが配線15上に伝播することも考えられる。しかしながら、このような場合であっても、配線15上に伝播したノイズは、ダイオードD5〜D8によって再度抑えられ、第2信号処理回路3に伝播するノイズを非常に小さくすることができる。
また、低電位側の電源電位に静電気(電荷)が印加された場合、印加された静電気(電荷)は、パッドP4〜配線12〜グラウンド電源分離用整流素子22〜配線15〜ダイオードD8〜配線11〜パッドP8の経路、この経路にダイオードD1〜D3及びD5〜D7を介して接続された配線4〜6及び8〜10とパッドP1〜P3及びP5〜P7を経由して、又は、半導体基板30内に放電され、第1、第2信号処理回路2、3が静電気破壊されることを防止することができる。
なお、グラウンド電源分離用整流素子22をノイズの影響が大きい又はノイズの影響を大きく受ける回路の近傍に配置することとすれば、より効果的である。
次に、本発明の第2の実施形態について説明する。図4は、本発明の第2の実施形態に係る半導体集積回路の構成の概要を示す図である。
図4に示すように、この半導体集積回路60は、先に説明した半導体集積回路1に比して、パッドP9、配線61、及び、保護素子としてのダイオードD9を更に具備している。
図4に示すように、この半導体集積回路60は、先に説明した半導体集積回路1に比して、パッドP9、配線61、及び、保護素子としてのダイオードD9を更に具備している。
パッドP9には、外部から低電位側の電源電位(ここでは、VSS)が供給される。
配線61の一端は、パッドP9に接続され、他端は、配線12に代えて、グラウンド電源分離用整流素子22及び半導体基板の抵抗成分R7に接続されている。
ダイオードD9は、配線61と配線12との間に接続されている。
また、ダイオードD1は、配線61と配線4との間に、ダイオードD2は、配線61と配線5との間に、ダイオードD3は、配線61と配線6との間に、それぞれ接続されている。
配線61の一端は、パッドP9に接続され、他端は、配線12に代えて、グラウンド電源分離用整流素子22及び半導体基板の抵抗成分R7に接続されている。
ダイオードD9は、配線61と配線12との間に接続されている。
また、ダイオードD1は、配線61と配線4との間に、ダイオードD2は、配線61と配線5との間に、ダイオードD3は、配線61と配線6との間に、それぞれ接続されている。
このように、第1信号処理回路2に低電位側の電源電位VSSDを供給するための配線12と別個に低電位側の電源電位VSSを供給するための配線61を設けることにより、ノイズの影響や静電気破壊をより防止することができる。
次に、本発明の第3の実施形態について説明する。図5は、本発明の第3の実施形態に係る半導体集積回路の構成の概要を示す図である。
図5に示すように、この半導体集積回路70は、複数のグラウンド電源分離用整流素子(ここでは、グラウンド電源分離用整流素子22、71)を具備しており、これら複数のグラウンド電源分離用整流素子の一端は、配線12にそれぞれ接続されている。
図5に示すように、この半導体集積回路70は、複数のグラウンド電源分離用整流素子(ここでは、グラウンド電源分離用整流素子22、71)を具備しており、これら複数のグラウンド電源分離用整流素子の一端は、配線12にそれぞれ接続されている。
複数のグラウンド電源分離用整流素子の他端には、複数の配線(ここでは、配線15、75)がそれぞれ接続されている。これらの配線には、複数の保護素子(ここでは、ダイオードD5、D8、D10、D11)の一端がそれぞれ接続されており、これら複数の保護素子の他端には、複数の配線(ここでは、配線8、11、73、74)がそれぞれ接続されている。
これら複数の配線の一端には、複数のパッド(ここでは、パッドP5、P8、P10、P11)がそれぞれ接続されており、他端には、直接又は抵抗(ここでは、抵抗R6、R8)を介して、複数の信号処理回路(ここでは、第2信号処理回路3、第3信号処理回路72)にそれぞれ接続されている。
これら複数の信号処理回路は、外部から複数のパッドに供給される電源電位(ここでは、電位VDDA、VSSA、VDDB、VSSB)によって動作する。
これら複数の信号処理回路は、外部から複数のパッドに供給される電源電位(ここでは、電位VDDA、VSSA、VDDB、VSSB)によって動作する。
このように、3個以上の信号処理回路を具備した場合であっても、ノイズの影響や静電気破壊を防止することが可能である。
なお、ここでは、配線12を複数のグラウンド電源分離用整流素子に接続することとしているが、先に説明した半導体集積回路60(図4参照)と同様に、配線12と別個に低電位側の電源電位を供給するための配線(図4の配線61参照)を設け、この配線を複数のグラウンド電源分離用整流素子に接続することとしても良い。
なお、ここでは、配線12を複数のグラウンド電源分離用整流素子に接続することとしているが、先に説明した半導体集積回路60(図4参照)と同様に、配線12と別個に低電位側の電源電位を供給するための配線(図4の配線61参照)を設け、この配線を複数のグラウンド電源分離用整流素子に接続することとしても良い。
本発明は、複数の電源系を有する半導体集積回路において利用可能である。
1、60、70 半導体集積回路、 2 第1信号処理回路、 3 第2信号処理回路、 4〜17、21、61、73〜75 配線、 22、23、71 グラウンド電源分離用整流素子、 30 半導体基板、 41〜48、51〜58 コンタクト、 49、50、59 ビア、 72 第3信号処理回路、 D1〜D9、D11〜D18、D21、D22 ダイオード、 P1〜P11 パッド、 R1〜R8 抵抗
Claims (13)
- 第1の低電位側の電源配線と、
第1の高電位側の電源配線と、
前記第1の低電位側の電源配線及び前記第1の高電位側の電源配線から供給される第1の電源電圧によって動作する第1の回路と、
第2の低電位側の電源配線と、
第2の高電位側の電源配線と、
前記第2の低電位側の電源配線及び前記第2の高電位側の電源配線から供給される第2の電源電圧によって動作する第2の回路と、
前記第2の低電位側の電源配線に一端が接続された保護素子と、
前記保護素子の他端に接続された配線と、
前記第1の低電位側の電源配線と前記配線との間に接続された整流素子と、
を具備する半導体集積回路。 - 前記第2の高電位側の電源配線と前記配線との間に接続された第2の保護素子を更に具備する、請求項1記載の半導体集積回路。
- 前記第2の回路に信号を入力/出力するための入力/出力配線と前記配線との間に接続された第3の保護素子を更に具備する、請求項1又は2記載の半導体集積回路。
- 前記第1の高電位側の電源配線と前記第1の低電位側の電源配線との間に接続された第4の保護素子を更に具備する、請求項1〜3のいずれか1項に記載の半導体集積回路。
- 前記第1の回路に信号を入力/出力するための第2の入力/出力配線と前記第1の低電位側の電源配線との間に接続された第5の保護素子を更に具備する、請求項1〜4のいずれか1項に記載の半導体集積回路。
- 第1の低電位側の電源配線と、
第1の高電位側の電源配線と、
前記第1の低電位側の電源配線及び前記第1の高電位側の電源配線から供給される第1の電源電圧によって動作する第1の回路と、
第2の低電位側の電源配線と、
第2の高電位側の電源配線と、
前記第2の低電位側の電源配線及び前記第2の高電位側の電源配線から供給される第2の電源電圧によって動作する第2の回路と、
前記第2の低電位側の電源配線に一端が接続された第1の保護素子と、
前記第1の保護素子の他端に接続された配線と、
第3の低電位側の電源配線と、
前記第1の低電位側の電源配線と前記第3の低電位側の電源配線との間に接続された第2の保護素子と、
前記第3の低電位側の電源配線と前記配線との間に接続された整流素子と、
を具備する半導体集積回路。 - 前記第2の高電位側の電源配線と前記配線との間に接続された第3の保護素子を更に具備する、請求項6記載の半導体集積回路。
- 前記第2の回路に信号を入力/出力するための入力/出力配線と前記配線との間に接続された第4の保護素子を更に具備する、請求項6又は7記載の半導体集積回路。
- 前記第1の高電位側の電源配線と前記第3の低電位側の電源配線との間に接続された第5の保護素子を更に具備する、請求項6〜8のいずれか1項に記載の半導体集積回路。
- 前記第1の回路に信号を入力/出力するための第2の入力/出力配線と前記第3の低電位側の電源配線との間に接続された第6の保護素子を更に具備する、請求項6〜9のいずれか1項に記載の半導体集積回路。
- 前記第1の高電位側の電源配線と前記第3の低電位側の電源配線との間に接続された第7の保護素子を更に具備する、請求項6〜10のいずれか1項に記載の半導体集積回路。
- 第1の低電位側の電源配線と、
第1の高電位側の電源配線と、
前記第1の低電位側の電源配線及び前記第1の高電位側の電源配線から供給される第1の電源電圧によって動作する第1の回路と、
一群の低電位側の電源配線と、
一群の高電位側の電源配線と、
前記一群の低電位側の電源配線及び前記一群の高電位側の電源配線から供給される一群の電源電圧によってそれぞれ動作する一群の回路と、
前記一群の低電位側の電源配線に一端がそれぞれ接続された一群の保護素子と、
前記一群の保護素子の他端にそれぞれ接続された一群の配線と、
一端が前記第1の低電位側の電源配線に、他端が前記一群の配線にそれぞれ接続された一群の整流素子と、
を具備する半導体集積回路。 - 第1の低電位側の電源配線と、
第1の高電位側の電源配線と、
前記第1の低電位側の電源配線及び前記第1の高電位側の電源配線から供給される第1の電源電圧によって動作する第1の回路と、
第2の低電位側の電源配線と、
前記第1の低電位側の電源配線と前記第2の低電位側の電源配線との間に接続された第1の保護素子と、
一群の低電位側の電源配線と、
一群の高電位側の電源配線と、
前記一群の低電位側の電源配線及び前記一群の高電位側の電源配線から供給される一群の電源電圧によってそれぞれ動作する一群の回路と、
前記一群の低電位側の電源配線に一端がそれぞれ接続された一群の保護素子と、
前記一群の保護素子の他端にそれぞれ接続された一群の配線と、
一端が前記第2の低電位側の電源配線に、他端が前記一群の配線にそれぞれ接続された一群の整流素子と、
を具備する半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005008692A JP2006196808A (ja) | 2005-01-17 | 2005-01-17 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005008692A JP2006196808A (ja) | 2005-01-17 | 2005-01-17 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
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JP2006196808A true JP2006196808A (ja) | 2006-07-27 |
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ID=36802617
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005008692A Withdrawn JP2006196808A (ja) | 2005-01-17 | 2005-01-17 | 半導体集積回路 |
Country Status (1)
Country | Link |
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JP (1) | JP2006196808A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008103489A (ja) * | 2006-10-18 | 2008-05-01 | Seiko Epson Corp | 誤動作防止回路、半導体集積回路装置および電子機器 |
US7679109B2 (en) | 2006-12-08 | 2010-03-16 | Seiko Epson Corporation | Semiconductor device, layout design method thereof, and layout design device using the same |
-
2005
- 2005-01-17 JP JP2005008692A patent/JP2006196808A/ja not_active Withdrawn
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