JP2008311433A - 半導体集積回路及びその設計方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 31
- 238000000034 method Methods 0.000 title claims description 24
- 230000004224 protection Effects 0.000 claims description 126
- 238000002955 isolation Methods 0.000 claims description 69
- 230000008054 signal transmission Effects 0.000 claims description 23
- 238000013461 design Methods 0.000 claims description 18
- 238000000926 separation method Methods 0.000 claims description 17
- 230000005540 biological transmission Effects 0.000 claims description 9
- 238000000707 layer-by-layer assembly Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- 230000003071 parasitic effect Effects 0.000 description 11
- 230000015556 catabolic process Effects 0.000 description 6
- 238000012937 correction Methods 0.000 description 6
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 description 1
- 101100365087 Arabidopsis thaliana SCRA gene Proteins 0.000 description 1
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 description 1
- 101000668165 Homo sapiens RNA-binding motif, single-stranded-interacting protein 1 Proteins 0.000 description 1
- 102100039692 RNA-binding motif, single-stranded-interacting protein 1 Human genes 0.000 description 1
- 101150105073 SCR1 gene Proteins 0.000 description 1
- 101100489713 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND1 gene Proteins 0.000 description 1
- 101100489717 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND2 gene Proteins 0.000 description 1
- 101100134054 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) NTG1 gene Proteins 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
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- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
【解決手段】共通グランド電位放電線11と、通常動作時に電源電位供給ノードとして機能する共通電源電位放電線12と、複数の電源ノード13、14と、複数の電源ノード及び共通電源電位放電線と共通グランド電位放電線との間に接続された複数の第1の静電保護回路21〜23と、複数の各電源ノードと共通電源電位放電線との間に接続された複数の第2の静電保護回路31、32と、複数の電源ノードのうちいずれか1つの電源ノードに供給される電源電位によって動作する第1の回路から出力されて、複数の電源ノードのうち第1の回路が動作する電源電位が供給される電源ノードとは異なる電源ノードに供給される電源電位によって動作する第2の回路に入力される信号の伝達経路の途中に挿入され、共通電源電位放電線の電位を電源電位とするバッファ回路51を具備する。
【選択図】図1
Description
図1は本発明の第1の実施形態に係るLSIの回路図である。図1において、11は、接地(グランド)電位が供給される接地端子に接続され、通常動作時に接地ノードとして機能する共通グランド電位放電線、12は、通常動作時に電源電位が供給される電源端子に接続され、サージ電圧印加時に共通電源電位放電線として機能する電源ノードである。また、13、14は、それぞれ通常動作時に電源電位が供給される電源端子に接続され、かつ互いに分離されており、かつ電源ノード12とも分離されている電源ノードである。
図8は、第1の実施形態の変形例に係るLSIの回路図である。図1に示す第1の実施形態のLSIでは、共通グランド電位放電線11がチップ内で1つのみ設けられる場合について説明した。しかし、図8に示すように、共通グランド電位放電線11を例えば2つの共通グランド電位放電線11a、11bに分割し、それぞれを接地電位が供給される独立した接地端子に接続すると共に、共通グランド電位放電線11a、11b間をESD保護回路71により接続するように変形してもよい。この場合、上記ESD保護回路71として、例えば図4に示すような構成のものを使用することができる。
次に、第1の実施形態に係るLSIの設計方法について説明する。図9はこの設計方法のフローチャートを示している。
図10は本発明の第2の実施形態に係るLSIの回路図である。図10において、11は、接地電位が供給される接地端子に接続され、通常動作時に接地ノードとして機能する共通グランド電位放電線、13〜16は、それぞれ通常動作時に電源電位が供給される電源端子に接続され、かつ互いに分離されている電源ノードである。
次に、第2の実施形態に係るLSIの設計方法について説明する。図12はこの設計方法のフローチャートを示している。
Claims (5)
- 通常動作時にグランド電位供給ノードとして機能する共通グランド電位放電線と、
通常動作時に電源電位供給ノードとして機能する共通電源電位放電線と、
互いに分離されかつ前記共通電源電位放電線とも分離され、それぞれ通常動作時に電源電位が供給される複数の電源ノードと、
前記複数の電源ノード及び前記共通電源電位放電線と前記共通グランド電位放電線との間に接続された複数の第1の静電保護回路と、
前記複数の各電源ノードと前記共通電源電位放電線との間に接続された複数の第2の静電保護回路と、
前記複数の電源ノードのうちいずれか1つの電源ノードに供給される電源電位によって動作する第1の回路から出力されて、前記複数の電源ノードのうち前記第1の回路が動作する電源電位が供給される電源ノードとは異なる電源ノードに供給される電源電位によって動作する第2の回路に入力される信号の伝達経路の途中に挿入され、前記共通電源電位放電線の電位を電源電位とするバッファ回路
を具備したことを特徴とする半導体集積回路。 - 通常動作時にグランド電位供給ノードとして機能する共通グランド電位放電線と、
通常動作時に電源電位が供給される互いに分離された複数の電源ノードと、
前記複数の電源ノードと前記共通グランド電位放電線との間に接続された複数の第1の静電保護回路と、
前記複数の電源ノードのうちいずれか1つの電源ノードに供給される電源電位によって動作する第1の回路の出力信号が入力され、前記複数の電源ノードのうち前記第1の回路が動作する電源電位が供給される電源ノードとは異なる電源ノードに供給される電源電位によって動作する第2の回路に入力信号を供給するバッファ回路と、
前記第1の回路から前記バッファ回路及び前記第2の回路に至る信号の伝達経路と並列状態となるように、前記複数の電源ノード相互間に直列に挿入される複数の第2の静電保護回路
を具備したことを特徴とする半導体集積回路。 - 半導体集積回路チップ上で、通常動作時にグランド電位供給ノードとして機能する共通グランド電位放電線、通常動作時に電源電位が供給される電源ノードとして機能する共通電源電位放電線、及び互いに分離されかつ前記共通電源電位放電線とも分離された電源ノードにそれぞれ供給される電源電位によって動作する回路をそれぞれ有する複数の電源分離領域の配置計画を行なう第1のステップと、
前記半導体集積回路チップ上で、前記複数の電源分離領域の前記電源ノード及び前記共通電源電位放電線と前記共通グランド電位放電線との間に接続する複数の第1の静電保護回路、及び前記複数の電源分離領域の前記電源ノードと前記共通電源電位放電線との間に接続する複数の第2の静電保護回路の配置計画を行なう第2のステップと、
前記半導体集積回路チップ上で互いに隣接しない前記複数の電源分離領域の回路相互間における信号伝達の有無を判定する第3のステップと、
前記第3のステップで信号伝達があると判定された場合に、この信号伝達を行なう伝達経路の途中に、前記共通電源電位放電線の電位を電源電位とするバッファ回路を挿入するように前記半導体集積回路チップ上の回路を修正する第4のステップ
を具備したことを特徴とする半導体集積回路の設計方法。 - 半導体集積回路チップ上で、通常動作時にグランド電位供給ノードとして機能する共通グランド電位放電線、及び互いに分離された電源ノードに供給される電源電位によって動作する回路をそれぞれ有する複数の電源分離領域の配置計画を行なう第1のステップと、
前記半導体集積回路チップ上で、前記複数の電源分離領域の前記電源ノードと前記共通グランド電位放電線との間に接続する複数の第1の静電保護回路、及び前記複数の電源分離領域の前記電源ノード相互間に接続する複数の第2の静電保護回路の配置計画を行なう第2のステップと、
前記半導体集積回路チップ上で互いに隣接しない前記複数の電源分離領域の回路相互間における信号伝達の有無を判定する第3のステップと、
前記第3のステップで信号伝達があると判定された場合に、前記第2の静電保護回路が接続されている前記電源ノード間で前記信号伝達が行われるように前記電源分離領域にバッファ回路を配置して前記半導体集積回路チップ上の回路を修正する第4のステップ
を具備したことを特徴とする半導体集積回路の設計方法。 - 前記複数の電源分離領域は、前記電源ノードに供給される電源電位が遮断されるものを含み、
前記第4のステップの後に、前記バッファ回路が配置された電源分離領域が、前記電源ノードに供給される電源電位が遮断されるものであるか否かを判定する第5のステップをさらに具備し、前記バッファ回路が配置された電源分離領域が、電源電位が遮断される電源分離領域の場合には、さらに前記第4のステップが繰り返して行われることを特徴とする請求項4記載の半導体集積回路の設計方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007157914A JP4393535B2 (ja) | 2007-06-14 | 2007-06-14 | 半導体集積回路の設計方法 |
US12/136,230 US8065639B2 (en) | 2007-06-14 | 2008-06-10 | Semiconductor integrated circuit designing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007157914A JP4393535B2 (ja) | 2007-06-14 | 2007-06-14 | 半導体集積回路の設計方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008311433A true JP2008311433A (ja) | 2008-12-25 |
JP4393535B2 JP4393535B2 (ja) | 2010-01-06 |
Family
ID=40133524
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007157914A Expired - Fee Related JP4393535B2 (ja) | 2007-06-14 | 2007-06-14 | 半導体集積回路の設計方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8065639B2 (ja) |
JP (1) | JP4393535B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012160611A (ja) * | 2011-02-01 | 2012-08-23 | Renesas Electronics Corp | 半導体装置 |
KR20140108027A (ko) * | 2013-02-28 | 2014-09-05 | 삼성디스플레이 주식회사 | 유기 발광 표시 패널 |
JP2017037949A (ja) * | 2015-08-10 | 2017-02-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008060196A (ja) * | 2006-08-30 | 2008-03-13 | Oki Electric Ind Co Ltd | 半導体装置及びその設計方法 |
JP2010283182A (ja) * | 2009-06-05 | 2010-12-16 | Fujitsu Semiconductor Ltd | 集積回路装置 |
CN110912793A (zh) * | 2019-12-30 | 2020-03-24 | 江阴拓普电气有限公司 | 供电通讯总线系统 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6075686A (en) | 1997-07-09 | 2000-06-13 | Industrial Technology Research Institute | ESD protection circuit for mixed mode integrated circuits with separated power pins |
JP2001298157A (ja) | 2000-04-14 | 2001-10-26 | Nec Corp | 保護回路及びこれを搭載した半導体集積回路 |
EP1453092A3 (en) * | 2003-02-27 | 2004-09-08 | NEC Electronics Corporation | Semiconductor integrated device and apparatus for designing the same |
US7746606B2 (en) | 2004-01-12 | 2010-06-29 | Conexant Systems, Inc. | ESD protection for integrated circuits having ultra thin gate oxides |
US7595968B2 (en) | 2006-03-24 | 2009-09-29 | Texas Instruments Incorporated | Circuit to reduce internal ESD stress on device having multiple power supply domains |
-
2007
- 2007-06-14 JP JP2007157914A patent/JP4393535B2/ja not_active Expired - Fee Related
-
2008
- 2008-06-10 US US12/136,230 patent/US8065639B2/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012160611A (ja) * | 2011-02-01 | 2012-08-23 | Renesas Electronics Corp | 半導体装置 |
KR20140108027A (ko) * | 2013-02-28 | 2014-09-05 | 삼성디스플레이 주식회사 | 유기 발광 표시 패널 |
KR102002495B1 (ko) * | 2013-02-28 | 2019-07-23 | 삼성디스플레이 주식회사 | 유기 발광 표시 패널 |
JP2017037949A (ja) * | 2015-08-10 | 2017-02-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
US8065639B2 (en) | 2011-11-22 |
US20080313591A1 (en) | 2008-12-18 |
JP4393535B2 (ja) | 2010-01-06 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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