JP2007036029A - 半導体装置 - Google Patents

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Abstract

【課題】 回路が占める面積の増大を防止すると共に第２の保護用論理回路ＩＮＶ１のトランジスタのゲートが破壊されるのを防止する静電保護回路を提供する。
【解決手段】 第１の保護用論理回路ＩＮＶ１と第２の保護用論理回路ＩＮＶ２とは、サージ電流が印加されてから、第１乃至第４の静電保護トランジスタＴｒ１０・・・Ｔｒ４０のいずれかがブレイクダウンするまでの間、第２の電源系に属する第２のインターフェース２００のインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎ及び第２の保護用論理回路ＩＮＶ１のトランジスタのゲートが破壊されるのを防止する。更に、回路が占める面積の増大を防止することを可能にする。
【選択図】なし

Description

本発明は、半導体装置に関し、特に、互いに分離独立した複数の電源系にそれぞれ属する複数の内部回路を有する半導体装置において、該複数の電源系にそれぞれ属する複数の内部回路間のインターフェース回路を、静電気放電（ＥＳＤ）に起因するサージ電流から保護するための静電保護回路を有する半導体装置に関する。
互いに分離独立した複数の電源系にそれぞれ属する複数の内部回路を含む半導体装置が知られている。該複数の内部回路同士は、インターフェース回路を介して電気的に接続される。例えば、ある１つの電源系に属する内部回路から出力された信号は、インターフェース回路を介して、他の電源系に属する別の内部回路に入力される。該インターフェース回路は、典型的には、ＣＭＯＳインバータ回路で構成され得る。
各電源系に属する各内部回路は、少なくとも１つの高電位側電源端子と、少なくとも１つの低電位側電源端子とを備える。即ち、互いに分離独立した複数の電源系ごとに、少なくとも１つの高電位側電源端子と、少なくとも１つの低電位側電源端子とを備える。よって、半導体装置は、電源系の数と同じかそれより多い数の高電位側電源端子と低電位側電源端子とを有する。以下、用語「電源端子」は、高電位側電源端子及び低電位側電源端子のみならず、電力を該回路に供給する経路に存在する端子を含むものとする。
静電気放電（ＥＳＤ）に起因するサージ電流は、半導体装置の複数の電源端子のいずれにも印加される可能性がある。このため、いずれの電源端子にサージ電流が印加された場合であっても、該静電保護回路により、各インターフェース回路をサージ電流から保護する必要がある。
特許文献１には、第１の電源系に属するアナログ回路と第２の電源系に属するデジタル回路との間のインターフェース回路に静電保護回路を設けることが開示されている。該静電保護回路は、インターフェース回路毎に設けられている。具体的には、２つのＣＭＯＳインバータ回路の間に、１つの静電保護回路が設けられている。半導体装置は、一般的には、該インターフェース回路を複数有する。このため、半導体装置は、該複数のインターフェース回路にそれぞれ対応する複数の静電保護回路を有する。
特開平９−１７２１４６号公報（段落番号００１０乃至段落番号００１２、第１図）
従来の回路構成によれば、ある１つの電源系に属する複数のインターフェース回路と同数の静電保護回路が必要となる。例えば、互いに独立した電源系にそれぞれ属する２つの内部回路の間でデジタル信号の送信を行うには、デジタル信号のビット数と同数の論理ゲート回路を有するインターフェースを使用し得る。このような回路構成によれば、デジタル信号のビット数の増加は、該インターフェース回路の数の増加を招き、該インターフェース回路の数の増加は、該静電保護回路の数の増加につながり、強いては、該複数の静電保護回路が占める総面積が増大する。このことは、半導体装置を構成する半導体集積回路の微細化及び寸法縮小の妨げとなる。
従って、信号のビット数、即ちインターフェース回路の数に依存せず静電保護回路が占める総面積を低減することが可能な回路構成の提案及び新規回路の開発が要求されていた。
そこで、本発明の目的は、前述した問題のない静電保護回路を提供することである。
本発明の更なる目的は、前述した問題のない静電保護回路を有する半導体装置を提供することである。
本発明は、第１の電源系に属する第１の電源線と前記第１の電源系に属する第２の電源線との間にそれぞれ電気的に結合される、複数の第１のインターフェース回路と、前記第１の電源線に結合される第１のサージ電流経路と、前記第２の電源線に結合される第２のサージ電流経路とを有し、前記複数の第１のインターフェース回路の数より少ない数の第１の回路と、前記第１の電源系から独立した第２の電源系に属する第３の電源線と第４の電源線との間にそれぞれ電気的に結合されると共に、前記複数の第１のインターフェース回路の対応するものにそれぞれ電気的に結合される複数の第２のインターフェース回路と、前記第１の回路に結合される第３のサージ電流経路と、前記第３のサージ電流経路に結合される第１の抵抗と第１の容量とで与えられる第１の時定数とを有し、前記複数の第２のインターフェース回路の数より少ない数の第２の回路と、を少なくとも含む半導体装置を提供する。

本発明によれば、第２の電源系に属する第２の回路は、第３のサージ電流経路を介して第１の電源系に属する第１の回路に結合されている。更に、該第２の電源系に属する第２の回路は、該第３のサージ電流経路に結合される第１の抵抗と第１の容量とで与えられる第１の時定数とを有する。従って、前述の第１の回路と第２の回路とは、サージ電流が印加されてから静電保護トランジスタのいずれかがブレイクダウンするまでの間、第２の電源系に属する第２のインターフェースのインターフェース回路のトランジスタのゲートが破壊されるのを防止する。更に、複数のインターフェース回路のゲートを保護するのに、該複数のインターフェース回路より少ない数の第１の回路と第２の回路とを設けることが必要となる。このことは、回路が占める面積の増大を防止することを可能にする。
（１）第１実施形態
（本発明を適用する半導体集積回路のレイアウト）
図１は、本発明に係る静電保護回路の適用対象となり得る、異なる電源系に属する２つの内部回路及び２つのインターフェースを含む半導体集積回路のレイアウトを示す概略部分平面図である。
図１に示すように、本発明を適用する半導体集積回路は、第１の電源系と、該第１の電源系から分離独立した第２の電源系とを有する。該第１の電源系は、第１の電源線ＶＤＤ１と第１のグランド線ＧＮＤ１とで構成される。該第１の電源線ＶＤＤ１は、該第１の電源系に属する高電位線に相当し、該第１のグランド線ＧＮＤ１は、該第１の電源系に属する低電位線に相当する。該第２の電源系は、第２の電源線ＶＤＤ２と第２のグランド線ＧＮＤ２とで構成される。該第２の電源線ＶＤＤ２は、該第２の電源系に属する高電位線に相当し、該第２のグランド線ＧＮＤ２は、該第２の電源系に属する低電位線に相当する。
前述の半導体集積回路は、該第１の電源系に属する第１の内部回路１０００と、該第１の電源系に属する第１のインターフェース１００と、該第２の電源系に属する第２の内部回路２０００と、該第２の電源系に属する第２のインターフェース２００とを有する。該第１の内部回路１０００は、該第１の電源線ＶＤＤ１と該第１のグランド線ＧＮＤ１との間に接続され、該第１の電源系から電源の供給を受けて、動作する。該第２の内部回路２０００は、該第２の電源線ＶＤＤ２と該第２のグランド線ＧＮＤ２との間に接続され、該第２の電源系から電源の供給を受けて、動作する。該第１のインターフェース１００は、該第１の電源線ＶＤＤ１と該第１のグランド線ＧＮＤ１との間に接続され、該第１の電源系から電源の供給を受けて、動作する。該第２のインターフェース２００は、該第２の電源線ＶＤＤ２と該第２のグランド線ＧＮＤ２との間に接続され、該第２の電源系から電源の供給を受けて、動作する。該第１のインターフェース１００は、該第１の内部回路１０００用に設けられる。該第２のインターフェース２００は、該第２の内部回路２０００用に設けられる。
該第１の内部回路１０００からの信号の転送及び該第１の内部回路１０００への信号の転送は、該第１のインターフェース１００を介して行われる。該第２の内部回路２０００からの信号の転送及び該第２の内部回路２０００への信号の転送は、該第２のインターフェース２００を介して行われる。該第１の内部回路１０００から該第２の内部回路２０００への信号の転送は、該第１のインターフェース１００から該第２のインターフェース２００への信号の転送を必然的に伴う。該第２の内部回路２０００から該第１の内部回路１０００への信号の転送は、該第２のインターフェース２００から該第１のインターフェース１００への信号の転送を必然的に伴う。
該第１のインターフェース１００及び該第２のインターフェース２００間の信号の転送は、各ビットに対応する信号線を介して行われる。例えば、ｎ本の信号線Ｓ１、Ｓ２、Ｓ３、・・・Ｓｎ―２、Ｓｎ―１、Ｓｎを使用して、ｎビットからなる信号を該第１のインターフェース１００及び該第２のインターフェース２００間で転送する。一般には、該第１のインターフェース１００及び該第２のインターフェース２００の各々は、各ビットに対応したインターフェース用論理回路（論理ゲート）を有する。例えば、ｎビットからなる信号の入出力用のインターフェースは、ｎ個のインターフェース用論理ゲートを有してもよい。
第１の電源線ＶＤＤ１、第１のグランド線ＧＮＤ１、第２の電源線ＶＤＤ２及び第２のグランド線ＧＮＤ２の少なくともいずれかに、静電気放電（ＥＳＤ）に起因したサージ電流が流れた際に、該第１のインターフェース１００及び該第２のインターフェース２００に含まれるインターフェース用論理ゲートをサージ電流から保護する必要がある。このため、該第１のインターフェース１００及び該第２のインターフェース２００は、保護回路を有する。
前述の半導体集積回路は、更に、該第１の電源線ＶＤＤ１と該第２の電源線ＶＤＤ２との間に接続された第１の静電保護素子１０を含む。該第１の静電保護素子１０は、該第１の電源線ＶＤＤ１に印加したサージ電流が第２の電源線ＶＤＤ２へ流れることを許容すると共に、該第２の電源線ＶＤＤ２に印加したサージ電流が第１の電源線ＶＤＤ１へ流れることを許容する。しかし、サージ電流が該第１の電源線ＶＤＤ１及び第２の電源線ＶＤＤ２のいずれにも印加されない場合、該第１の静電保護素子１０は、該第１の電源線ＶＤＤ１と該第２の電源線ＶＤＤ２とを互いに電気的に分離する。該第１の静電保護素子１０は、該半導体集積回路が製品に組み込まれ実際に動作する際に第１の電源線ＶＤＤ１が本来有するべき電位と第２の電源線ＶＤＤ２が本来有するべき電位との差より十分大きく且つサージ電圧より小さい第１のブレイクダウン電圧Ｖｂ１を有する回路素子で構成する。
該第１の静電保護素子１０は、該半導体集積回路が製品に組み込まれ実際に動作する際には、該第１の電源線ＶＤＤ１と該第２の電源線ＶＤＤ２とを互いに電気的に分離する。しかし、該半導体集積回路がまだ製品に組み込まれていない状態では、第１の電源線ＶＤＤ１、第１のグランド線ＧＮＤ１、第２の電源線ＶＤＤ２及び第２のグランド線ＧＮＤ２は、電気的にフローティング状態にある。このフローティング状態で、静電気放電に起因するサージ電圧が、該第１の電源線ＶＤＤ１と該第２の電源線ＶＤＤ２との間に印加された際には、該第１の静電保護素子１０はブレイクダウンし、該第１の電源線ＶＤＤ１と該第２の電源線ＶＤＤ２との間のサージ電流経路を保証する。
前述の半導体集積回路は、更に、該第１の電源線ＶＤＤ１と該第２のグランド線ＧＮＤ２との間に接続された第２の静電保護素子２０を含む。該第２の静電保護素子２０は、該第１の電源線ＶＤＤ１に印加したサージ電流が第２のグランド線ＧＮＤ２へ流れることを許容すると共に、該第２のグランド線ＧＮＤ２に印加したサージ電流が該第１の電源線ＶＤＤ１へ流れることを許容する。しかし、サージ電流が該第１の電源線ＶＤＤ１及び該第２のグランド線ＧＮＤ２のいずれにも印加されない場合、該第２の静電保護素子２０は、該第１の電源線ＶＤＤ１と該第２のグランド線ＧＮＤ２とを互いに電気的に分離する。該第２の静電保護素子２０は、該半導体集積回路が製品に組み込まれ実際に動作する際に第１の電源線ＶＤＤ１が本来有するべき電位と第２のグランド線ＧＮＤ２が本来有するべき電位との差より十分大きく且つサージ電圧より小さい第２のブレイクダウン電圧Ｖｂ２を有する既知の回路素子で構成する。
該第２の静電保護素子２０は、該半導体集積回路が製品に組み込まれ実際に動作する際には、該第１の電源線ＶＤＤ１と該第２のグランド線ＧＮＤ２とを互いに電気的に分離する。しかし、該半導体集積回路がまだ製品に組み込まれていない状態では、第１の電源線ＶＤＤ１、第１のグランド線ＧＮＤ１、第２の電源線ＶＤＤ２及び第２のグランド線ＧＮＤ２は、電気的にフローティング状態にある。このフローティング状態で、静電気放電に起因するサージ電圧が、該第１の電源線ＶＤＤ１と該第２のグランド線ＧＮＤ２との間に印加された際には、該第２の静電保護素子２０はブレイクダウンし、該第１の電源線ＶＤＤ１と該第２のグランド線ＧＮＤ２との間のサージ電流経路を保証する。
前述の半導体集積回路は、更に、該第１のグランド線ＧＮＤ１と該第２のグランド線ＧＮＤ２との間に接続された第３の静電保護素子３０を含む。該第３の静電保護素子３０は、該第１のグランド線ＧＮＤ１に印加したサージ電流が第２のグランド線ＧＮＤ２へ流れることを許容すると共に、該第２のグランド線ＧＮＤ２に印加したサージ電流が第１のグランド線ＧＮＤ１へ流れることを許容する。しかし、サージ電流が該第１のグランド線ＧＮＤ１及び第２のグランド線ＧＮＤ２のいずれにも印加されない場合、該第３の静電保護素子３０は、該第１のグランド線ＧＮＤ１と該第２のグランド線ＧＮＤ２とを互いに電気的に分離する。該第３の静電保護素子３０は、該半導体集積回路が製品に組み込まれ実際に動作する際に第１のグランド線ＧＮＤ１が本来有するべき電位と第２のグランド線ＧＮＤ２が本来有するべき電位との差より十分大きく且つサージ電圧より小さい第３のブレイクダウン電圧Ｖｂ３を有する回路素子で構成する。
該第３の静電保護素子３０は、該半導体集積回路が製品に組み込まれ実際に動作する際には、該第１のグランド線ＧＮＤ１と該第２のグランド線ＧＮＤ２とを互いに電気的に分離する。しかし、該半導体集積回路がまだ製品に組み込まれていない状態では、第１の電源線ＶＤＤ１、第１のグランド線ＧＮＤ１、第２の電源線ＶＤＤ２及び第２のグランド線ＧＮＤ２は、電気的にフローティング状態にある。このフローティング状態で、静電気放電に起因するサージ電圧が、該第１のグランド線ＧＮＤ１と該第２のグランド線ＧＮＤ２との間に印加された際には、該第３の静電保護素子３０はブレイクダウンし、該第１のグランド線ＧＮＤ１と該第２のグランド線ＧＮＤ２との間のサージ電流経路を保証する。
前述の半導体集積回路は、更に、該第２の電源線ＶＤＤ２と該第１のグランド線ＧＮＤ１との間に接続された第４の静電保護素子４０を含む。該第４の静電保護素子４０は、該第２の電源線ＶＤＤ２に印加したサージ電流が第１のグランド線ＧＮＤ１へ流れることを許容すると共に、該第１のグランド線ＧＮＤ１に印加したサージ電流が該第２の電源線ＶＤＤ２へ流れることを許容する。しかし、サージ電流が該第２の電源線ＶＤＤ２及び該第１のグランド線ＧＮＤ１のいずれにも印加されない場合、該第４の静電保護素子４０は、該第２の電源線ＶＤＤ２と該第１のグランド線ＧＮＤ１とを互いに電気的に分離する。該第４の静電保護素子４０は、該半導体集積回路が製品に組み込まれ実際に動作する際に第２の電源線ＶＤＤ２が本来有するべき電位と第１のグランド線ＧＮＤ１が本来有するべき電位との差より十分大きく且つサージ電圧より小さい第４のブレイクダウン電圧Ｖｂ４を有する既知の回路素子で構成する。
該第４の静電保護素子４０は、該半導体集積回路が製品に組み込まれ実際に動作する際には、該第２の電源線ＶＤＤ２と該第１のグランド線ＧＮＤ１とを互いに電気的に分離する。しかし、該半導体集積回路がまだ製品に組み込まれていない状態では、第１の電源線ＶＤＤ１、第１のグランド線ＧＮＤ１、第２の電源線ＶＤＤ２及び第２のグランド線ＧＮＤ２は、電気的にフローティング状態にある。このフローティング状態で、静電気放電に起因するサージ電圧が、該第２の電源線ＶＤＤ２と該第１のグランド線ＧＮＤ１との間に印加された際には、該第４の静電保護素子４０はブレイクダウンし、該第２の電源線ＶＤＤ２と該第１のグランド線ＧＮＤ１との間のサージ電流経路を保証する。
前述の第１のインターフェース１００と第２のインターフェース２００と間の信号の転送は、該信号の各ビットに対応した複数の信号線により行われる。例えば、第１のインターフェース１００と第２のインターフェース２００と間に配線されたｎ本の信号線Ｓ１・・・Ｓｎを使用してｎビットの信号を転送することができる。
前述したように、第１のインターフェース１００及び第２のインターフェース２００は、各々、複数の論理回路で構成することが可能である。これら複数の論理回路は、それぞれ、信号の各ビットに対応している。そこで、これら複数の論理回路をサージ電流から保護する必要がある。このため、既知の回路構成によれば、ある１つの電源系に属するインターフェースを構成する複数の論理回路毎に静電保護回路を設ける。例えば、互いに独立した電源系にそれぞれ属する２つの内部回路の間でデジタル信号の送信を行うには、デジタル信号のビット数と同数の論理ゲート回路を有するインターフェースを使用し得る。このような回路構成によれば、デジタル信号のビット数の増加は、該インターフェース用論理回路の数の増加を招き、該インターフェース用論理回路の数の増加は、該静電保護回路の数の増加につながり、強いては、該複数の静電保護回路が占める総面積が増大する。このことは、半導体装置を構成する半導体集積回路の微細化及び寸法縮小の妨げとなる。
しかし、本発明によれば、静電保護回路は、信号のビット数、即ちインターフェース用論理回路の数に依存せず静電保護回路が占める総面積を低減することが可能な回路構成を有する。このことを以下、詳細に説明する。
（インターフェースに含まれる静電保護回路の回路構成）
図２は、本発明の第１の実施形態に係るインターフェースに含まれる静電保護回路の等価回路図である。静電保護回路は、信号のビット数、即ちインターフェース用論理回路の数に依存せず静電保護回路が占める総面積を最小することが可能な回路構成を有する。該第１のインターフェース１００から該第２のインターフェース２００へｎビットのデジタル信号を転送することを前提として、以下具体的な回路構成につき説明する。
前述の第１の電源系に属する第１のインターフェース１００は、第１の電源系に属する高電位線に相当する第１の電源線ＶＤＤ１と、第１の電源系に属する低電位線に相当する第１のグランド線ＧＮＤ１との間に接続される。前述の第２の電源系に属する第２のインターフェース２００は、第２の電源系に属する高電位線に相当する第２の電源線ＶＤＤ２と、第２の電源系に属する低電位線に相当する第２のグランド線ＧＮＤ２との間に接続される。
前述の第１のインターフェース１００は、第１乃至第ｎのインターフェース用論理回路ＩＮＶ−Ａ１・・・ＩＮＶ−Ａｎと、第１の保護用論理回路ＩＮＶ１とを有する。該第１の保護用論理回路ＩＮＶ１は、第１乃至第ｎのインターフェース用論理回路ＩＮＶ−Ａ１・・・ＩＮＶ−Ａｎをサージ電流から保護するために設けられる回路であり、信号処理には関与しない。即ち、該第１の保護用論理回路ＩＮＶ１は、何ら信号が入力されず、且つ、何ら信号が出力されない。よって、該第１の保護用論理回路ＩＮＶ１をダミー論理ゲートとみなすことができる。該第１乃至第ｎのインターフェース用論理回路ＩＮＶ−Ａ１・・・ＩＮＶ−Ａｎの各々は、第１の電源系に属する高電位線に相当する第１の電源線ＶＤＤ１と、第１の電源系に属する低電位線に相当する第１のグランド線ＧＮＤ１との間に電気的に接続される。第１の保護用論理回路ＩＮＶ１は、第１の電源系に属する高電位線に相当する第１の電源線ＶＤＤ１と、第１の電源系に属する低電位線に相当する第１のグランド線ＧＮＤ１との間に電気的に接続される。
該第１乃至第ｎのインターフェース用論理回路ＩＮＶ−Ａ１・・・ＩＮＶ−Ａｎは、それぞれ、入力ＩＮＡ１・・・・ＩＮＡｎを有し、該入力ＩＮＡ１・・・・ＩＮＡｎは、図１に示す前述の第１の内部回路１０００に接続される。該第１乃至第ｎのインターフェース用論理回路ＩＮＶ−Ａ１・・・ＩＮＶ−Ａｎは、それぞれ、出力ＯＵＴＡ１・・・・ＯＵＴＡｎを有し、該出力ＯＵＴＡ１・・・・ＯＵＴＡｎは、信号線Ｓ１・・・Ｓｎに接続される。該第１乃至第ｎのインターフェース用論理回路ＩＮＶ−Ａ１・・・ＩＮＶ−Ａｎは、既知の論理ゲート、例えばＣＭＯＳインバータで構成することが可能である。
第１のインターフェース用論理回路ＩＮＶ−Ａ１は、ｐＭＯＳトランジスタＴｒｐＡ１とｎＭＯＳトランジスタＴｒｎＡ１とで構成する。該ｐＭＯＳトランジスタＴｒｐＡ１のゲートと該ｎＭＯＳトランジスタＴｒｎＡ１のゲートとは、入力ＩＮＡ１に接続される。該入力ＩＮＡ１は、第１の内部回路１０００に接続され、該第１の内部回路１０００からの信号の第１番目のビットの入力を受ける。該ｐＭＯＳトランジスタＴｒｐＡ１のドレインと該ｎＭＯＳトランジスタＴｒｎＡ１のドレインとは、出力ＯＵＴＡ１に接続され、該出力ＯＵＴＡ１は、信号線Ｓ１に接続される。該ｐＭＯＳトランジスタＴｒｐＡ１のソースは、第１の電源線ＶＤＤ１に接続され、該ｎＭＯＳトランジスタＴｒｎＡ１のソースは、第１のグランド線ＧＮＤ１に接続される。
第ｎのインターフェース用論理回路ＩＮＶ−Ａｎは、ｐＭＯＳトランジスタＴｒｐＡｎとｎＭＯＳトランジスタＴｒｎＡｎとで構成する。該ｐＭＯＳトランジスタＴｒｐＡｎのゲートと該ｎＭＯＳトランジスタＴｒｎＡｎのゲートとは、入力ＩＮＡｎに接続される。該入力ＩＮＡｎは、第１の内部回路１０００に接続され、該第１の内部回路１０００からの信号の第ｎ番目のビットの入力を受ける。該ｐＭＯＳトランジスタＴｒｐＡｎのドレインと該ｎＭＯＳトランジスタＴｒｎＡｎのドレインとは、出力ＯＵＴＡｎに接続され、該出力ＯＵＴＡｎは、信号線Ｓｎに接続される。該ｐＭＯＳトランジスタＴｒｐＡｎのソースは、第１の電源線ＶＤＤ１に接続され、該ｎＭＯＳトランジスタＴｒｎＡｎのソースは、第１のグランド線ＧＮＤ１に接続される。
前述の第１の保護用論理回路ＩＮＶ１は、第１のサージ電流経路Ｓｕｒ１を有し、該第１のサージ電流経路Ｓｕｒ１は、第１の電源線ＶＤＤ１に接続される。該第１の保護用論理回路ＩＮＶ１は、第２のサージ電流経路Ｓｕｒ２を有し、該第２のサージ電流経路Ｓｕｒ２は、第１のグランド線ＧＮＤ１に接続される。前述したように、該第１の保護用論理回路ＩＮＶ１は、第１乃至第ｎのインターフェース用論理回路ＩＮＶ−Ａ１・・・ＩＮＶ−Ａｎをサージ電流から保護するために設けられる回路であり、信号処理には関与しない。即ち、該第１の保護用論理回路ＩＮＶ１は、何ら信号が入力されず、且つ、何ら信号が出力されない。このため、該第１の保護用論理回路ＩＮＶ１は、入力ＩＮ１を有するが、該入力ＩＮ１は、第１のグランド線ＧＮＤ１に接続され、該入力ＩＮ１には、信号は一切入力されない。該入力ＩＮ１は、抵抗ＲＡを有する。該第１の保護用論理回路ＩＮＶ１は、出力ＯＵＴ１を有し、該出力ＯＵＴ１は、第５のサージ電流経路Ｓｕｒ５に接続される。該該第１の保護用論理回路ＩＮＶ１は、既知の論理ゲート、例えばＣＭＯＳインバータで構成することが可能である。
該第１の保護用論理回路ＩＮＶ１は、ｐＭＯＳトランジスタＴｒｐ１とｎＭＯＳトランジスタＴｒｎ１とで構成する。該ｐＭＯＳトランジスタＴｒｐ１のゲートと該ｎＭＯＳトランジスタＴｒｎ１のゲートとは、入力ＩＮ１に接続される。該入力ＩＮ１は、第１のグランド線ＧＮＤ１に接続される。該ｐＭＯＳトランジスタＴｒｐ１のドレインと該ｎＭＯＳトランジスタＴｒｎ１のドレインとは、出力ＯＵＴ１に接続され、該出力ＯＵＴ１は、第５のサージ電流経路Ｓｕｒ５に接続される。該ｐＭＯＳトランジスタＴｒｐ１のソースは、第１のサージ電流経路Ｓｕｒ１を介して第１の電源線ＶＤＤ１に接続され、該ｎＭＯＳトランジスタＴｒｎＡ１のソースは、第２のサージ電流経路Ｓｕｒ２を介して第１のグランド線ＧＮＤ１に接続される。
前述の第２のインターフェース２００は、第１乃至第ｎのインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎと、第２の保護用論理回路ＩＮＶ２とを有する。該第２の保護用論理回路ＩＮＶ２は、第１乃至第ｎのインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎをサージ電流から保護するために設けられる回路であり、信号処理には関与しない。即ち、該第２の保護用論理回路ＩＮＶ２は、何ら信号が入力されず、且つ、何ら信号が出力されない。よって、該第２の保護用論理回路ＩＮＶ２をダミー論理ゲートとみなすことができる。該第１乃至第ｎのインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎの各々は、第２の電源系に属する高電位線に相当する第２の電源線ＶＤＤ２と、第２の電源系に属する低電位線に相当する第２のグランド線ＧＮＤ２との間に電気的に接続される。第２の保護用論理回路ＩＮＶ２は、第２の電源系に属する高電位線に相当する第２の電源線ＶＤＤ２と、第２の電源系に属する低電位線に相当する第２のグランド線ＧＮＤ２との間に電気的に接続される。
該第１乃至第ｎのインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎは、それぞれ、入力ＩＮＢ１・・・・ＩＮＢｎを有し、該入力ＩＮＢ１・・・・ＩＮＢｎは、前述した信号線Ｓ１・・・Ｓｎに接続される。該第１乃至第ｎのインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎの該入力ＩＮＢ１・・・・ＩＮＢｎは、それぞれ、信号線Ｓ１・・・Ｓｎを介して前述の第１乃至第ｎのインターフェース用論理回路ＩＮＶ−Ａ１・・・ＩＮＶ−Ａｎの出力ＯＵＴＡ１・・・・ＯＵＴＡｎに接続される。該第１乃至第ｎのインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎは、第１乃至第ｎのインターフェース用論理回路ＩＮＶ−Ａ１・・・ＩＮＶ−Ａｎから信号線Ｓ１・・・Ｓｎを介して転送された信号を受ける。該第１乃至第ｎのインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎは、それぞれ、出力ＯＵＴＢ１・・・・ＯＵＴＢｎを有し、該出力ＯＵＴＢ１・・・・ＯＵＴＢｎは、図１に示す前述の第２の内部回路２０００に接続される。該第１乃至第ｎのインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎは、既知の論理ゲート、例えばＣＭＯＳインバータで構成することが可能である。
第１のインターフェース用論理回路ＩＮＶ−Ｂ１は、ｐＭＯＳトランジスタＴｒｐＢ１とｎＭＯＳトランジスタＴｒｎＢ１とで構成する。該ｐＭＯＳトランジスタＴｒｐＢ１のゲートと該ｎＭＯＳトランジスタＴｒｎＢ１のゲートとは、入力ＩＮＢ１に接続される。該入力ＩＮＢ１は信号線Ｓ１を介して第１のインターフェース用論理回路ＩＮＶ−Ａ１の出力ＯＵＴＡ１に接続され、信号の第１番目のビットの入力を受ける。該ｐＭＯＳトランジスタＴｒｐＢ１のドレインと該ｎＭＯＳトランジスタＴｒｎＢ１のドレインとは、出力ＯＵＴＢ１に接続され、該出力ＯＵＴＢ１は、図１に示す第２の内部回路２０００に接続される。該ｐＭＯＳトランジスタＴｒｐＢ１のソースは、第２の電源線ＶＤＤ２に接続され、該ｎＭＯＳトランジスタＴｒｎＢ１のソースは、第２のグランド線ＧＮＤ２に接続される。
第ｎのインターフェース用論理回路ＩＮＶ−Ｂｎは、ｐＭＯＳトランジスタＴｒｐＢｎとｎＭＯＳトランジスタＴｒｎＢｎとで構成する。該ｐＭＯＳトランジスタＴｒｐＢｎのゲートと該ｎＭＯＳトランジスタＴｒｎＢｎのゲートとは、入力ＩＮＢｎに接続される。該入力ＩＮＢｎは信号線Ｓｎを介して第ｎのインターフェース用論理回路ＩＮＶ−Ａｎの出力ＯＵＴＡｎに接続され、信号の第ｎ番目のビットの入力を受ける。該ｐＭＯＳトランジスタＴｒｐＢｎのドレインと該ｎＭＯＳトランジスタＴｒｎＢｎのドレインとは、出力ＯＵＴＢｎに接続され、該出力ＯＵＴＢｎは、図１に示す第２の内部回路２０００に接続される。該ｐＭＯＳトランジスタＴｒｐＢｎのソースは、第２の電源線ＶＤＤ２に接続され、該ｎＭＯＳトランジスタＴｒｎＢｎのソースは、第２のグランド線ＧＮＤ２に接続される。
前述の第２の保護用論理回路ＩＮＶ２は、第３のサージ電流経路Ｓｕｒ３を有し、該第３のサージ電流経路Ｓｕｒ３は、第２の電源線ＶＤＤ２に接続される。該第２の保護用論理回路ＩＮＶ２は、第４のサージ電流経路Ｓｕｒ４を有し、該第４のサージ電流経路Ｓｕｒ４は、第２のグランド線ＧＮＤ２に接続される。前述したように、該第２の保護用論理回路ＩＮＶ２は、第１乃至第ｎのインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎをサージ電流から保護するために設けられる回路であり、信号処理には関与しない。即ち、該第２の保護用論理回路ＩＮＶ２は、何ら信号が入力されず、且つ、何ら信号が出力されない。このため、該第２の保護用論理回路ＩＮＶ２は、入力ＩＮ２を有するが、該入力ＩＮ２は、前述の第５のサージ電流経路Ｓｕｒ５に接続される。即ち、該第２の保護用論理回路ＩＮＶ２の入力ＩＮ２は、第５のサージ電流経路Ｓｕｒ５を介して前述の第１の保護用論理回路ＩＮＶ１の出力ＯＵＴ１に接続される。従って、該入力ＩＮ２には、信号は一切入力されない。該入力ＩＮ２は、抵抗ＲＢを有する。該第２の保護用論理回路ＩＮＶ２は、信号処理に何ら関与しないため、出力を有する必要がない。該第２の保護用論理回路ＩＮＶ２は、既知の論理ゲートを変更したものであって出力の無い論理ゲート、例えば出力の無いＣＭＯＳインバータで構成することが可能である。
該第２の保護用論理回路ＩＮＶ２は、ｐＭＯＳトランジスタＴｒｐ２とｎＭＯＳトランジスタＴｒｎ２とで構成する。該ｐＭＯＳトランジスタＴｒｐ２のゲートと該ｎＭＯＳトランジスタＴｒｎ２のゲートとは、入力ＩＮ２に接続される。該入力ＩＮ２は、第５のサージ電流経路Ｓｕｒ５を介して前述の第１の保護用論理回路ＩＮＶ１の出力ＯＵＴ１に接続される。該ｐＭＯＳトランジスタＴｒｐ２のドレインと該ｎＭＯＳトランジスタＴｒｎ２のドレインとは、互いに接続される。該ｐＭＯＳトランジスタＴｒｐ２のソースは、第３のサージ電流経路Ｓｕｒ３を介して第２の電源線ＶＤＤ２に接続され、該ｎＭＯＳトランジスタＴｒｎ２のソースは、第４のサージ電流経路Ｓｕｒ４を介して第２のグランド線ＧＮＤ２に接続される。
前述したように、第１の静電保護素子１０が、該第１の電源線ＶＤＤ１と該第２の電源線ＶＤＤ２との間に接続される。該第１の静電保護素子１０は、既知の素子で構成することができる。該第１の静電保護素子１０は、第１の静電保護トランジスタＴｒ１０で構成することができ、該第１の静電保護トランジスタＴｒ１０は、具体的には、ｎＭＯＳトランジスタで構成することができる。該ｎＭＯＳトランジスタのソース及びドレインの一方は、該第１の電源線ＶＤＤ１に接続され、他方は該第２の電源線ＶＤＤ２に接続される。該ｎＭＯＳトランジスタのゲートは、グランド電位に固定され、該ｎＭＯＳトランジスタは、オフ状態に置かれる。該第１の静電保護トランジスタＴｒ１０は、ｐＭＯＳトランジスタで構成することも可能である。この場合、ｐＭＯＳトランジスタのゲートは、高電位に固定され、該ｐＭＯＳトランジスタは、オフ状態に置かれる。該第１の静電保護トランジスタＴｒ１０は、該第１の電源線ＶＤＤ１に印加したサージ電流が第２の電源線ＶＤＤ２へ流れることを許容すると共に、該第２の電源線ＶＤＤ２に印加したサージ電流が第１の電源線ＶＤＤ１へ流れることを許容する。しかし、サージ電流が該第１の電源線ＶＤＤ１及び第２の電源線ＶＤＤ２のいずれにも印加されない場合、該第１の静電保護トランジスタＴｒ１０は、該第１の電源線ＶＤＤ１と該第２の電源線ＶＤＤ２とを互いに電気的に分離する。該第１の静電保護トランジスタＴｒ１０は、該半導体集積回路が製品に組み込まれ実際に動作する際に第１の電源線ＶＤＤ１が本来有するべき電位と第２の電源線ＶＤＤ２が本来有するべき電位との差より十分大きく且つサージ電圧より小さい第１のブレイクダウン電圧Ｖｂ１を有する。尚、サージ電圧レベルは、経験的に知られている。
該第１の静電保護トランジスタＴｒ１０は、該半導体集積回路が製品に組み込まれ実際に動作する際には、該第１の電源線ＶＤＤ１と該第２の電源線ＶＤＤ２とを互いに電気的に分離する。しかし、該半導体集積回路がまだ製品に組み込まれていない状態では、第１の電源線ＶＤＤ１、第１のグランド線ＧＮＤ１、第２の電源線ＶＤＤ２及び第２のグランド線ＧＮＤ２は、電気的にフローティング状態にある。このフローティング状態で、静電気放電に起因するサージ電圧が、該第１の電源線ＶＤＤ１と該第２の電源線ＶＤＤ２との間に印加された際には、該第１の静電保護トランジスタＴｒ１０はブレイクダウンし、該第１の電源線ＶＤＤ１と該第２の電源線ＶＤＤ２との間のサージ電流経路を確立する。
前述したように、第２の静電保護素子２０が、該第１の電源線ＶＤＤ１と該第２のグランド線ＧＮＤ２との間に接続される。該第２の静電保護素子２０は、既知の素子で構成することができる。該第２の静電保護素子２０は、第２の静電保護トランジスタＴｒ２０で構成することができ、該第２の静電保護トランジスタＴｒ２０は、具体的には、ｎＭＯＳトランジスタで構成することができる。該ｎＭＯＳトランジスタのソース及びドレインの一方は、該第１の電源線ＶＤＤ１に接続され、他方は該第２の電源線ＶＤＤ２に接続される。該ｎＭＯＳトランジスタのゲートは、該第２のグランド線ＧＮＤ２に接続され、該ｎＭＯＳトランジスタは、オフ状態に置かれる。該第２の静電保護トランジスタＴｒ２０は、該第１の電源線ＶＤＤ１に印加したサージ電流が第２のグランド線ＧＮＤ２へ流れることを許容すると共に、該第２のグランド線ＧＮＤ２に印加したサージ電流が該第１の電源線ＶＤＤ１へ流れることを許容する。しかし、サージ電流が該第１の電源線ＶＤＤ１及び該第２のグランド線ＧＮＤ２のいずれにも印加されない場合、該第２の静電保護トランジスタＴｒ２０は、該第１の電源線ＶＤＤ１と該第２のグランド線ＧＮＤ２とを互いに電気的に分離する。該第２の静電保護トランジスタＴｒ２０は、該半導体集積回路が製品に組み込まれ実際に動作する際に第１の電源線ＶＤＤ１が本来有するべき電位と第２のグランド線ＧＮＤ２が本来有するべき電位との差より十分大きく且つサージ電圧より小さい第２のブレイクダウン電圧Ｖｂ２を有する。
該第２の静電保護トランジスタＴｒ２０は、該半導体集積回路が製品に組み込まれ実際に動作する際には、該第１の電源線ＶＤＤ１と該第２のグランド線ＧＮＤ２とを互いに電気的に分離する。しかし、該半導体集積回路がまだ製品に組み込まれていない状態では、第１の電源線ＶＤＤ１、第１のグランド線ＧＮＤ１、第２の電源線ＶＤＤ２及び第２のグランド線ＧＮＤ２は、電気的にフローティング状態にある。このフローティング状態で、静電気放電に起因するサージ電圧が、該第１の電源線ＶＤＤ１と該第２のグランド線ＧＮＤ２との間に印加された際には、該第２の静電保護トランジスタＴｒ２０はブレイクダウンし、該第１の電源線ＶＤＤ１と該第２のグランド線ＧＮＤ２との間のサージ電流経路を保証する。
前述したように、第３の静電保護素子３０が、該第１のグランド線ＧＮＤ１と該第２のグランド線ＧＮＤ２との間に接続される。該第３の静電保護素子３０は、既知の素子で構成することができる。該第３の静電保護素子３０は、該第１のグランド線ＧＮＤ１と該第２のグランド線ＧＮＤ２との間の２つのダイオードＤ１、Ｄ２の逆並列接続で構成することができる。即ち、該第３の静電保護素子３０は、該第１のグランド線ＧＮＤ１と該第２のグランド線ＧＮＤ２との間に接続されたダイオードＤ１と、該ダイオードＤ１と並列且つ逆向きに該第１のグランド線ＧＮＤ１と該第２のグランド線ＧＮＤ２との間に接続されたダイオードＤ２とからなる。該逆並列接続された２つのダイオードＤ１、Ｄ２は、該第１のグランド線ＧＮＤ１に印加したサージ電流が第２のグランド線ＧＮＤ２へ流れることを許容すると共に、該第２のグランド線ＧＮＤ２に印加したサージ電流が第１のグランド線ＧＮＤ１へ流れることを許容する。しかし、サージ電流が該第１のグランド線ＧＮＤ１及び第２のグランド線ＧＮＤ２のいずれにも印加されない場合、該逆並列接続された２つのダイオードＤ１、Ｄ２は、該第１のグランド線ＧＮＤ１と該第２のグランド線ＧＮＤ２とを互いに電気的に分離する。該逆並列接続された２つのダイオードＤ１、Ｄ２は、サージ電圧より小さい第３のブレイクダウン電圧Ｖｂ３を有する。
該逆並列接続された２つのダイオードＤ１、Ｄ２は、該半導体集積回路が製品に組み込まれ実際に動作する際には、該第１のグランド線ＧＮＤ１と該第２のグランド線ＧＮＤ２とを互いに電気的に分離する。しかし、該半導体集積回路がまだ製品に組み込まれていない状態では、第１の電源線ＶＤＤ１、第１のグランド線ＧＮＤ１、第２の電源線ＶＤＤ２及び第２のグランド線ＧＮＤ２は、電気的にフローティング状態にある。このフローティング状態で、静電気放電に起因するサージ電圧が、該第１のグランド線ＧＮＤ１と該第２のグランド線ＧＮＤ２との間に印加された際には、該第３の静電保護素子３０はブレイクダウンし、該第１のグランド線ＧＮＤ１と該第２のグランド線ＧＮＤ２との間のサージ電流経路を保証する。
前述したように、第４の静電保護素子４０が、該第２の電源線ＶＤＤ２と該第１のグランド線ＧＮＤ１との間に接続される。該第４の静電保護素子４０は、既知の素子で構成することができる。該第４の静電保護素子４０は、第４の静電保護トランジスタＴｒ４０で構成することができ、該第４の静電保護トランジスタＴｒ４０は、具体的には、ｎＭＯＳトランジスタで構成することができる。該ｎＭＯＳトランジスタのソース及びドレインの一方は、該第１の電源線ＶＤＤ１に接続され、他方は該第２の電源線ＶＤＤ２に接続される。該ｎＭＯＳトランジスタのゲートは、該第１のグランド線ＧＮＤ１に接続され、該ｎＭＯＳトランジスタは、オフ状態に置かれる。該第４の静電保護トランジスタＴｒ４０は、該第２の電源線ＶＤＤ２に印加したサージ電流が第１のグランド線ＧＮＤ１へ流れることを許容すると共に、該第１のグランド線ＧＮＤ１に印加したサージ電流が該第２の電源線ＶＤＤ２へ流れることを許容する。しかし、サージ電流が該第２の電源線ＶＤＤ２及び該第１のグランド線ＧＮＤ１のいずれにも印加されない場合、該第４の静電保護トランジスタＴｒ４０は、該第２の電源線ＶＤＤ２と該第１のグランド線ＧＮＤ１とを互いに電気的に分離する。該第４の静電保護トランジスタＴｒ４０は、該半導体集積回路が製品に組み込まれ実際に動作する際に第２の電源線ＶＤＤ２が本来有するべき電位と第１のグランド線ＧＮＤ１が本来有するべき電位との差より十分大きく且つサージ電圧より小さい第４のブレイクダウン電圧Ｖｂ４を有する。
該第４の静電保護トランジスタＴｒ４０は、該半導体集積回路が製品に組み込まれ実際に動作する際には、該第２の電源線ＶＤＤ２と該第１のグランド線ＧＮＤ１とを互いに電気的に分離する。しかし、該半導体集積回路がまだ製品に組み込まれていない状態では、第１の電源線ＶＤＤ１、第１のグランド線ＧＮＤ１、第２の電源線ＶＤＤ２及び第２のグランド線ＧＮＤ２は、電気的にフローティング状態にある。このフローティング状態で、静電気放電に起因するサージ電圧が、該第２の電源線ＶＤＤ２と該第１のグランド線ＧＮＤ１との間に印加された際には、該第４の静電保護トランジスタＴｒ４０はブレイクダウンし、該第２の電源線ＶＤＤ２と該第１のグランド線ＧＮＤ１との間のサージ電流経路を保証する。
前述したように、第１の電源系に属する第１のインターフェース１００に、単一の第１の保護用論理回路ＩＮＶ１を設けた。更に、第２の電源系に属する第２のインターフェース２００に、単一の第２の保護用論理回路ＩＮＶ２を設けた。第１の保護用論理回路ＩＮＶ１及び第２の保護用論理回路ＩＮＶ２は、第１の電源系に属する高電位線に相当する第１の電源線ＶＤＤ１、第１の電源系に属する低電位線に相当する第１のグランド線ＧＮＤ１、第２の電源系に属する高電位線に相当する第２の電源線ＶＤＤ２、第２の電源系に属する低電位線に相当する第２のグランド線ＧＮＤ２のいずれかにサージ電流が印加された際の、該サージ電流の経路、具体的には、前述した第１乃至第５のサージ電流経路Ｓｕｒ１・・・Ｓｕｒ５を提供する。即ち、第１の保護用論理回路ＩＮＶ１は、第１の電源線ＶＤＤ１に接続される第１のサージ電流経路Ｓｕｒ１と、第１のグランド線ＧＮＤ１に接続される第２のサージ電流経路Ｓｕｒ２とを提供する。第２の保護用論理回路ＩＮＶ２は、第２の電源線ＶＤＤ２に接続される第３のサージ電流経路Ｓｕｒ３と、第２のグランド線ＧＮＤ２に接続される第４のサージ電流経路Ｓｕｒ４とを提供する。更に、第１の保護用論理回路ＩＮＶ１の出力ＯＵＴ１と第２の保護用論理回路ＩＮＶ２の入力ＩＮ２との間を接続する第５のサージ電流経路Ｓｕｒ５が提供される。
第１の電源線ＶＤＤ１、第１のグランド線ＧＮＤ１、第２の電源線ＶＤＤ２及び第２のグランド線ＧＮＤ２のいずれかにサージ電流が印加された際、前述の第１乃至第４の静電保護トランジスタＴｒ１０・・・Ｔｒ４０のいずれかがブレイクダウンして、サージ電流経路が形成される。前述の第１の保護用論理回路ＩＮＶ１と第２の保護用論理回路ＩＮＶ２とは、サージ電流が印加されてから前述の第１乃至第４の静電保護トランジスタＴｒ１０・・・Ｔｒ４０のいずれかがブレイクダウンするまでの間、第２の電源系に属する第２のインターフェース２００のインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎ及び第２の保護用論理回路ＩＮＶ２のｐＭＯＳトランジスタＴｒｐＢ１・・・ＴｒｐＢｎ及びｐＭＯＳトランジスタＴｒｐ１が破壊されるのを防止する。このため、第２の保護用論理回路ＩＮＶ２の入力ＩＮ２は、第１の電源線ＶＤＤ１、第１のグランド線ＧＮＤ１、第２の電源線ＶＤＤ２及び第２のグランド線ＧＮＤ２のいずれかにサージ電流が印加されてから前述の第１乃至第４の静電保護トランジスタＴｒ１０・・・Ｔｒ４０がブレイクダウンするまでの時間（以下ブレイクダウン達成時間という）、サージ電流により充電される容量を有する。換言すると、第２の保護用論理回路ＩＮＶ２の入力ＩＮ２は、前述の第１乃至第４の静電保護トランジスタＴｒ１０・・・Ｔｒ４０のそれぞれのブレイクダウン達成時間のいずれよりも大きい時定数ＲＣを有する。
前述したように、第２の保護用論理回路ＩＮＶ２は、ｐＭＯＳトランジスタＴｒｐＡ１と、ｎＭＯＳトランジスタＴｒｎＡ１とからなる。第２の保護用論理回路ＩＮＶ２の入力ＩＮ２が、前述の第１乃至第４の静電保護トランジスタＴｒ１０・・・Ｔｒ４０のそれぞれのブレイクダウン達成時間のいずれよりも大きい時定数ＲＣを有する。該時定数ＲＣは、抵抗ＲＢの抵抗値Ｒと、ｐＭＯＳトランジスタＴｒｐＡ１のゲート容量とｎＭＯＳトランジスタＴｒｎＡ１のゲート容量との和Ｃとの積（Ｒ×Ｃ）で与えられる。第２の保護用論理回路ＩＮＶ２の入力ＩＮ２の容量Ｃは、ゲート幅Ｗとゲート長さＬとの積で与えられる。
前述したように、第１の電源系に属する第１の保護用論理回路ＩＮＶ１及び第２の電源系に属する第２の保護用論理回路ＩＮＶ２は、サージ電流経路を提供する目的で設けられる。更に、第２の保護用論理回路ＩＮＶ２は、第１乃至第４の静電保護素子１０、２０、３０、４０がブレイクダウンするまでの間、サージ電流により充電される容量を提供する目的で設けられる。このことを以下、説明する。第１の電源系に属するインターフェース用論理回路ＩＮＶ−Ａ１・・・ＩＮＶ−Ａｎの入力は、第１の電源系に属する第１の内部回路１０００に接続され信号の入力を受けるよう設計されている。一方、第２の電源系に属するインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎの入力も、インターフェース用論理回路ＩＮＶ−Ａ１・・・ＩＮＶ−Ａｎからの出力を受けるよう設計されている。
サージ電流が、第１の電源線ＶＤＤ１、第１のグランド線ＧＮＤ１、第２の電源線ＶＤＤ２及び第２のグランド線ＧＮＤ２のいずれかに印加した場合、第１の静電保護素子１０、第２の静電保護素子２０、第３の静電保護素子３０、第４の静電保護素子４０のいずれかがブレイクダウンして、サージ電流経路を提供する。しかしながら、これら第１の静電保護素子１０、第２の静電保護素子２０、第３の静電保護素子３０、第４の静電保護素子４０は、それぞれ、ブレイクダウン達成時間を有する。即ち、サージ電流が、第１の電源線ＶＤＤ１、第１のグランド線ＧＮＤ１、第２の電源線ＶＤＤ２及び第２のグランド線ＧＮＤ２のいずれかに印加してから第１の静電保護素子１０、第２の静電保護素子２０、第３の静電保護素子３０、第４の静電保護素子４０のいずれかがブレイクダウンするまでは、第１の電源線ＶＤＤ１、第１のグランド線ＧＮＤ１、第２の電源線ＶＤＤ２及び第２のグランド線ＧＮＤ２間にはサージ電流経路は形成されていない。このため、サージ電流が第１の電源線ＶＤＤ１及び第１のグランド線ＧＮＤ１のいずれかに印加された後、第１の静電保護素子１０、第２の静電保護素子２０、第３の静電保護素子３０、第４の静電保護素子４０のいずれかがブレイクダウンするまでは、第２の電源系に属するインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎ及び第２の保護用論理回路ＩＮＶ２のトランジスタのゲートに、サージ電流が流れ込む。
インターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎ及び第２の保護用論理回路ＩＮＶ２は、インターフェース用論理回路ＩＮＶ−Ａ１・・・ＩＮＶ−Ａｎ及び第１の保護用論理回路ＩＮＶ１と、それぞれ信号線Ｓ１・・・Ｓｎ及び第５のサージ電流経路Ｓｕｒ５を介して接続されている。ここで、信号線Ｓ１・・・Ｓｎ及び第５のサージ電流経路Ｓｕｒ５は、それぞれ抵抗Ｒ１・・・Ｒｎ及び抵抗ＲＢを有する。よって、インターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎ及び第２の保護用論理回路ＩＮＶ２のそれぞれの入力には、抵抗分圧比に応じたサージ電流が流れ込む。
従って、該第２の電源系に属するインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎのトランジスタのゲートの破壊を回避するためには、第２の電源系に属する第２の保護用論理回路ＩＮＶ２のｐＭＯＳトランジスタＴｒｐ２及びｎＭＯＳトランジスタＴｒｎ２のゲートに、サージ電流の大部分が流れ込むよう抵抗分圧比が定められることが有効である。具体的には、第１の保護用論理回路ＩＮＶ１の出力と第２の保護用論理回路ＩＮＶ２の入力とを接続する第５のサージ電流経路Ｓｕｒ５の抵抗ＲＢが、インターフェース用論理回路ＩＮＶ−Ａ１・・・ＩＮＶ−Ａｎのそれぞれの出力とインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎのそれぞれの入力とを接続する信号線Ｓ１・・・Ｓｎがそれぞれ有する抵抗Ｒ１・・・Ｒｎのいずれよりも十分小さいことが好ましい。
第１の保護用論理回路ＩＮＶ１の出力と第２の保護用論理回路ＩＮＶ２の入力とを接続する第５のサージ電流経路Ｓｕｒ５の抵抗ＲＢが、インターフェース用論理回路ＩＮＶ−Ａ１・・・ＩＮＶ−Ａｎのそれぞれの出力とインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎのそれぞれの入力とを接続する信号線Ｓ１・・・Ｓｎがそれぞれ有する抵抗Ｒ１・・・Ｒｎのいずれよりも十分小さい場合、サージ電流の大部分を第２の保護用論理回路ＩＮＶ２の入力で受けることになる。
そして、第２の保護用論理回路ＩＮＶ２の入力は、ｐＭＯＳトランジスタＴｒｐ２のゲート容量とｎＭＯＳトランジスタＴｒｎ２のゲート容量との和に概ね相当する容量を有する。前述のサージ電流の大部分が、ｐＭＯＳトランジスタＴｒｐ２のゲート及びｎＭＯＳトランジスタＴｒｎ２のゲートに流れ込むことで、該ゲート容量が充電される。該第２の保護用論理回路ＩＮＶ２の入力の該ゲート容量がサージ電流により充電されている間は、インターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎのトランジスタのゲートが破壊されることはない。また、第１の静電保護素子１０、第２の静電保護素子２０、第３の静電保護素子３０、第４の静電保護素子４０のいずれかがブレイクダウンし、第１の電源線ＶＤＤ１、第１のグランド線ＧＮＤ１、第２の電源線ＶＤＤ２及び第２のグランド線ＧＮＤ２間にサージ電流経路が形成された後は、インターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎのトランジスタのゲートが破壊されることはない。よって、サージ電流が第１の電源線ＶＤＤ１、第１のグランド線ＧＮＤ１、第２の電源線ＶＤＤ２及び第２のグランド線ＧＮＤ２のいずれかに印加されてから、該第２の保護用論理回路ＩＮＶ２の入力の該ゲート容量が該サージ電流により充電されている間に、第１の静電保護素子１０、第２の静電保護素子２０、第３の静電保護素子３０、第４の静電保護素子４０のいずれかがブレイクダウンした場合、インターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎのトランジスタのゲートが破壊されることはない。従って、サージ電流が第１の電源線ＶＤＤ１、第１のグランド線ＧＮＤ１、第２の電源線ＶＤＤ２及び第２のグランド線ＧＮＤ２のいずれかに印加されてから、第１の静電保護素子１０、第２の静電保護素子２０、第３の静電保護素子３０、第４の静電保護素子４０のいずれかがブレイクダウンする時間より長い時定数を有する第２の保護用論理回路ＩＮＶ２の入力は、インターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎのトランジスタのゲートの破壊を回避できる。
該第２の保護用論理回路ＩＮＶ２の入力の時定数は、ｐＭＯＳトランジスタＴｒｐ２のゲート容量ＣｐとｎＭＯＳトランジスタＴｒｎ２のゲート容量Ｃｎの和（Ｃ＝Ｃｐ＋Ｃｎ）と、第１の保護用論理回路ＩＮＶ１の出力と第２の保護用論理回路ＩＮＶ２の入力とを接続する第５のサージ電流経路Ｓｕｒ５の抵抗ＲＢとの積（Ｃ×ＲＢ）で与えられる。該時定数が、第１の静電保護素子１０、第２の静電保護素子２０、第３の静電保護素子３０、第４の静電保護素子４０のそれぞれのブレイクダウン達成時間のいずれよりも長くなるよう、ｐＭＯＳトランジスタＴｒｐ２のゲートとｎＭＯＳトランジスタＴｒｎ２のゲートとを設計する。
第５のサージ電流経路Ｓｕｒ５の抵抗ＲＢは、前述した分圧抵抗比に関する要求を満たすよう調整されることが好ましく、前述の時定数の条件を満たすよう調整されることが好ましくない。そこで、時定数の条件を満たすよう調整すべきパラメータは、該第２の保護用論理回路ＩＮＶ２の入力の容量、具体的には、ｐＭＯＳトランジスタＴｒｐ２のゲート容量ＣｐとｎＭＯＳトランジスタＴｒｎ２のゲート容量Ｃｎである。該ゲート容量Ｃは、ゲート電極の面積Ｓに比例する。該ゲート電極の面積Ｓは、ゲート長さＬとゲート幅Ｗとの積（Ｓ＝Ｌ×Ｗ）で与えられる。該ゲート長さＬは、プロセスに依存するので、該ゲート長さＬは、時定数の条件を満たすよう調整することが難しい。よって、時定数の条件を満たすよう調整可能なパラメータは、ゲート幅Ｗとなる。そこで、該第２の保護用論理回路ＩＮＶ２を構成するｐＭＯＳトランジスタＴｒｐ２のゲート幅及びｎＭＯＳトランジスタＴｒｎ２のゲート幅を調整する。
即ち、該第２の保護用論理回路ＩＮＶ２を構成するｐＭＯＳトランジスタＴｒｐ２のゲート幅及びｎＭＯＳトランジスタＴｒｎ２のゲート幅を調整し、該第２の保護用論理回路ＩＮＶ２の入力の時定数を、第１の静電保護素子１０、第２の静電保護素子２０、第３の静電保護素子３０、第４の静電保護素子４０のそれぞれのブレイクダウン達成時間のいずれよりも長くすることで、インターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎのトランジスタのゲートの破壊を回避できる。
前述したように、第２の電源系に属する第２の保護用論理回路ＩＮＶ２の入力が、第１の静電保護素子１０、第２の静電保護素子２０、第３の静電保護素子３０、第４の静電保護素子４０のそれぞれのブレイクダウン達成時間のいずれよりも長い時定数を有することで、第２の電源系に属するインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎのトランジスタのゲートの破壊を回避できる。ここで、複数のインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎに対して、前述の時定数を有する１つの第２の保護用論理回路ＩＮＶ２を設けることで、複数のインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎのトランジスタのゲートの破壊を回避できる。即ち、複数のインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎと同数の第２の保護用論理回路ＩＮＶ２は必要とせず、少なくとも１つの第２の保護用論理回路ＩＮＶ２があれば、該複数のインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎのトランジスタのゲートの破壊を回避できる。このことは、保護用回路が占有する領域の面積の増大を回避することにつながる。
前述の例では、保護用回路が占有する領域の面積を出来る限り小さくする観点で、第２の電源系に属するｎ個のインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎに対し１つの第２の保護用論理回路ＩＮＶ２を設けた。しかし、第２の電源系に属するｎ個のインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎに対し、ｎ−１個の第２の保護用論理回路ＩＮＶ２を設けた場合であっても、保護用回路が占有する領域の面積の抑制には効果がある。即ち、第２の電源系に属するｎ個のインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎより少ない数の第２の保護用論理回路ＩＮＶ２を設けた場合であっても、保護用回路が占有する領域の面積の抑制には効果がある。
第２の電源系に属する第２の保護用論理回路ＩＮＶ２は、第５のサージ電流経路Ｓｕｒ５を介して第１の電源系に属する第１の保護用論理回路ＩＮＶ１に接続されている。更に、第２の電源系に属する第２の保護用論理回路ＩＮＶ２は、第５のサージ電流経路Ｓｕｒ５と接続する入力が、第１の電源系に属する高電位線と低電位線及び第２の電源系に属する高電位線と低電位線の各々の間に結合される静電保護素子のブレイクダウン達成時間のいずれよりも長い時定数を有する。従って、前述の第１の保護用論理回路ＩＮＶ１と第２の保護用論理回路ＩＮＶ２とは、サージ電流が印加されてから前述の第１乃至第４の静電保護トランジスタＴｒ１０・・・Ｔｒ４０のいずれかがブレイクダウンするまでの間、第２の電源系に属する第２のインターフェース２００のインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎ及び第２の保護用論理回路ＩＮＶ１のトランジスタのゲートが破壊されるのを防止する。更に、複数のインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎのゲートを保護するのに、該複数のインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎより少ない数の第１の保護用論理回路ＩＮＶ１と第２の保護用論理回路ＩＮＶ２とを設けることが必要となる。このことは、回路が占める面積の増大を防止することを可能にする。
（静電保護回路動作）
以下、サージ電流印加後の回路動作につき簡単に説明する。サージ電流が、第１の電源線ＶＤＤ１、第１のグランド線ＧＮＤ１、第２の電源線ＶＤＤ２、第２のグランド線ＧＮＤ２のいずれかに印加されるのは、前述の半導体集積回路がまだ製品に組み込まれていない状態である。この状態では、第１のグランド線ＧＮＤ１、第２の電源線ＶＤＤ２、第２のグランド線ＧＮＤ２は、いずれもフローティング状態にある。該半導体集積回路が製品に組み込まれ動作可能な状態では、第１の電源線ＶＤＤ１、第１のグランド線ＧＮＤ１、第２の電源線ＶＤＤ２、第２のグランド線ＧＮＤ２のいずれにもサージ電流が印加されることはない。通常、正極のサージ電圧が発生することが多いので、以下の説明では、正極のサージ電圧が発生した場合に限定して説明する。しかし、以下の説明は、負極のサージ電圧が発生した場合の回路動作にも準用可能である。
（第２の電源線ＶＤＤ２を基準に第１の電源線ＶＤＤ１に正極サージが発生した場合）
図２において、第１の電源線ＶＤＤ１に正極サージが発生した直後は、第１の静電保護素子１０を構成する第１の静電保護トランジスタＴｒ１０は、第１の電源線ＶＤＤ１と第２の電源線ＶＤＤ２とを電気的に分離している。従って、第１の電源系に属するインターフェース用論理回路ＩＮＶ−Ａ１・・・ＩＮＶ−ＡｎのｐＭＯＳトランジスタＴｒｐＡ１・・・ＴｒｐＡｎ及び第１の電源系に属する第１の保護用論理回路ＩＮＶ１のｐＭＯＳトランジスタＴｒｐ１を介してインターフェース用論理回路ＩＮＶ−Ａ１・・・ＩＮＶ−Ａｎの出力及び第２の保護用論理回路ＩＮＶ２の出力へサージ電流が流れる。更に、信号線Ｓ１・・・Ｓｎ及び第５のサージ電流経路Ｓｕｒ５を介して、第２の電源系に属するインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎの入力及び第２の電源系に属する第２の保護用論理回路ＩＮＶ２の入力へサージ電流が流れる。
しかしながら、前述したように、第２の電源系に属する第２の保護用論理回路ＩＮＶ２のｐＭＯＳトランジスタＴｒｐ２及びｎＭＯＳトランジスタＴｒｎ２のゲートに該サージ電流の大部分が流れ込むよう抵抗分圧比が定められている。即ち、該サージ電流の大部分を、第２の保護用論理回路ＩＮＶ２の入力が受ける。前述したように、第２の保護用論理回路ＩＮＶ２の入力は、サージ電流が第１の電源線ＶＤＤ１に印加されてから、第１の静電保護トランジスタＴｒ１０がブレイクダウンする時間より長い時定数を有する。よって、第１の電源線ＶＤＤ１に印加された該サージ電流の大部分は、第２の保護用論理回路ＩＮＶ２の入力に流れ込み、第２の保護用論理回路ＩＮＶ２の入力が提供するゲート容量を充電する。第１の静電保護トランジスタＴｒ１０がブレイクダウンしなくても、該充電が継続している限り、第２の電源系に属するインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−ＢｎのｐＭＯＳトランジスタＴｒｐＢ１・・・ＴｒｐＢｎのゲート及びｎＭＯＳトランジスタＴｒｎＢ１・・・ＴｒｎＢｎのゲートが破壊されることはない。
第２の保護用論理回路ＩＮＶ２の入力が有する時定数に相当する時間該充電が継続することで、該ゲート容量の充電が完了する。しかし、前述したように、第１の静電保護トランジスタＴｒ１０のブレイクダウン達成時間は、第２の保護用論理回路ＩＮＶ２の入力が有する時定数より短い。このことは、第１の静電保護トランジスタＴｒ１０が、該時定数に相当する時間が経過する前にブレイクダウンすることを保証する。該第１の静電保護トランジスタＴｒ１０が一旦ブレイクダウンした後は、第１の電源線ＶＤＤ１から該ブレイクダウンした第１の静電保護トランジスタＴｒ１０を介して第２の電源線ＶＤＤ２へ該サージ電流のほぼ全部が流れる。よって、第２の電源系に属するインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−ＢｎのｐＭＯＳトランジスタＴｒｐＢ１・・・ＴｒｐＢｎのゲート及びｎＭＯＳトランジスタＴｒｎＢ１・・・ＴｒｎＢｎのゲートが破壊されることはない。
（第２のグランド線ＧＮＤ２を基準に第１の電源線ＶＤＤ１に正極サージが発生した場合）
図２において、第１の電源線ＶＤＤ１に正極サージが発生した直後は、第２の静電保護素子２０を構成する第２の静電保護トランジスタＴｒ２０は、第１の電源線ＶＤＤ１と第２のグランド線ＧＮＤ２とを電気的に分離している。従って、第１の電源系に属するインターフェース用論理回路ＩＮＶ−Ａ１・・・ＩＮＶ−ＡｎのｐＭＯＳトランジスタＴｒｐＡ１・・・ＴｒｐＡｎ及び第１の電源系に属する第１の保護用論理回路ＩＮＶ１のｐＭＯＳトランジスタＴｒｐ１を介してインターフェース用論理回路ＩＮＶ−Ａ１・・・ＩＮＶ−Ａｎの出力及び第２の保護用論理回路ＩＮＶ２の出力へサージ電流が流れる。更に、信号線Ｓ１・・・Ｓｎ及び第５のサージ電流経路Ｓｕｒ５を介して、第２の電源系に属するインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎの入力及び第２の電源系に属する第２の保護用論理回路ＩＮＶ２の入力へサージ電流が流れる。
しかしながら、前述したように、第２の電源系に属する第２の保護用論理回路ＩＮＶ２のｐＭＯＳトランジスタＴｒｐ２及びｎＭＯＳトランジスタＴｒｎ２のゲートに該サージ電流の大部分が流れ込むよう抵抗分圧比が定められている。即ち、該サージ電流の大部分を、第２の保護用論理回路ＩＮＶ２の入力が受ける。前述したように、第２の保護用論理回路ＩＮＶ２の入力は、サージ電流が第１の電源線ＶＤＤ１に印加されてから、第２の静電保護トランジスタＴｒ２０がブレイクダウンする時間より長い時定数を有する。よって、第１の電源線ＶＤＤ１に印加された該サージ電流の大部分は、第２の保護用論理回路ＩＮＶ２の入力に流れ込み、第２の保護用論理回路ＩＮＶ２の入力が提供するゲート容量を充電する。第２の静電保護トランジスタＴｒ２０がブレイクダウンしなくても、該充電が継続している限り、第２の電源系に属するインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−ＢｎのｐＭＯＳトランジスタＴｒｐＢ１・・・ＴｒｐＢｎのゲート及びｎＭＯＳトランジスタＴｒｎＢ１・・・ＴｒｎＢｎのゲートが破壊されることはない。
第２の保護用論理回路ＩＮＶ２の入力が有する時定数に相当する時間該充電が継続することで、該ゲート容量の充電が完了する。しかし、前述したように、第２の静電保護トランジスタＴｒ２０のブレイクダウン達成時間は、第２の保護用論理回路ＩＮＶ２の入力が有する時定数より短い。このことは、第２の静電保護トランジスタＴｒ２０が、該時定数に相当する時間が経過する前にブレイクダウンすることを保証する。該第２の静電保護トランジスタＴｒ２０が一旦ブレイクダウンした後は、第１の電源線ＶＤＤ１から該ブレイクダウンした第２の静電保護トランジスタＴｒ２０を介して第２のグランド線ＧＮＤ２へ該サージ電流のほぼ全部が流れる。よって、第２の電源系に属するインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−ＢｎのｐＭＯＳトランジスタＴｒｐＢ１・・・ＴｒｐＢｎのゲート及びｎＭＯＳトランジスタＴｒｎＢ１・・・ＴｒｎＢｎのゲートが破壊されることはない。
（第２のグランド線ＧＮＤ２を基準に第１のグランド線ＧＮＤ１に正極サージが発生した場合）
図２において、第１のグランド線ＧＮＤ１に正極サージが発生した直後は、第３の静電保護素子３０を構成する互いに逆平行接続された第１及び第２のダイオードＤ１、Ｄ２は、第１の電源線ＶＤＤ１と第２のグランド線ＧＮＤ２とを電気的に分離している。従って、第１の電源系に属するインターフェース用論理回路ＩＮＶ−Ａ１・・・ＩＮＶ−ＡｎのｎＭＯＳトランジスタＴｒｎＡ１・・・ＴｒｎＡｎ及び第１の電源系に属する第１の保護用論理回路ＩＮＶ１のｎＭＯＳトランジスタＴｒｎ１を介してインターフェース用論理回路ＩＮＶ−Ａ１・・・ＩＮＶ−Ａｎの出力及び第２の保護用論理回路ＩＮＶ２の出力へサージ電流が流れる。更に、信号線Ｓ１・・・Ｓｎ及び第５のサージ電流経路Ｓｕｒ５を介して、第２の電源系に属するインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎの入力及び第２の電源系に属する第２の保護用論理回路ＩＮＶ２の入力へサージ電流が流れる。
しかしながら、前述したように、第２の電源系に属する第２の保護用論理回路ＩＮＶ２のｐＭＯＳトランジスタＴｒｐ２及びｎＭＯＳトランジスタＴｒｎ２のゲートに該サージ電流の大部分が流れ込むよう抵抗分圧比が定められている。即ち、該サージ電流の大部分を、第２の保護用論理回路ＩＮＶ２の入力が受ける。前述したように、第２の保護用論理回路ＩＮＶ２の入力は、サージ電流が第１の電源線ＶＤＤ１に印加されてから、第１のダイオードＤ１がブレイクダウンする時間より長い時定数を有する。よって、第１のグランド線ＧＮＤ１に印加された該サージ電流の大部分は、第２の保護用論理回路ＩＮＶ２の入力に流れ込み、第２の保護用論理回路ＩＮＶ２の入力が提供するゲート容量を充電する。第１のダイオードＤ１がブレイクダウンしなくても、該充電が継続している限り、第２の電源系に属するインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−ＢｎのｐＭＯＳトランジスタＴｒｐＢ１・・・ＴｒｐＢｎのゲート及びｎＭＯＳトランジスタＴｒｎＢ１・・・ＴｒｎＢｎのゲートが破壊されることはない。
第２の保護用論理回路ＩＮＶ２の入力が有する時定数に相当する時間該充電が継続することで、該ゲート容量の充電が完了する。しかし、前述したように、第１のダイオードＤ１のブレイクダウン達成時間は、第２の保護用論理回路ＩＮＶ２の入力が有する時定数より短い。このことは、第１のダイオードＤ１が、該時定数に相当する時間が経過する前にブレイクダウンすることを保証する。該第１のダイオードＤ１が一旦ブレイクダウンした後は、第１のグランド線ＧＮＤ１から該ブレイクダウンした第１のダイオードＤ１を介して第２のグランド線ＧＮＤ２へ該サージ電流のほぼ全部が流れる。よって、第２の電源系に属するインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−ＢｎのｐＭＯＳトランジスタＴｒｐＢ１・・・ＴｒｐＢｎのゲート及びｎＭＯＳトランジスタＴｒｎＢ１・・・ＴｒｎＢｎのゲートが破壊されることはない。
（第２の電源線ＶＤＤ２を基準に第１のグランド線ＧＮＤ１に正極サージが発生した場合）
図２において、第１のグランド線ＧＮＤ１に正極サージが発生した直後は、第４の静電保護素子４０を構成する第４の静電保護トランジスタＴｒ４０は、第２の電源線ＶＤＤ２と第１のグランド線ＧＮＤ１とを電気的に分離している。従って、第１の電源系に属するインターフェース用論理回路ＩＮＶ−Ａ１・・・ＩＮＶ−ＡｎのｎＭＯＳトランジスタＴｒｎＡ１・・・ＴｒｎＡｎ及び第１の電源系に属する第１の保護用論理回路ＩＮＶ１のｎＭＯＳトランジスタＴｒｎ１を介してインターフェース用論理回路ＩＮＶ−Ａ１・・・ＩＮＶ−Ａｎの出力及び第２の保護用論理回路ＩＮＶ２の出力へサージ電流が流れる。更に、信号線Ｓ１・・・Ｓｎ及び第５のサージ電流経路Ｓｕｒ５を介して、第２の電源系に属するインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎの入力及び第２の電源系に属する第２の保護用論理回路ＩＮＶ２の入力へサージ電流が流れる。
しかしながら、前述したように、第２の電源系に属する第２の保護用論理回路ＩＮＶ２のｐＭＯＳトランジスタＴｒｐ２及びｎＭＯＳトランジスタＴｒｎ２のゲートに該サージ電流の大部分が流れ込むよう抵抗分圧比が定められている。即ち、該サージ電流の大部分を、第２の保護用論理回路ＩＮＶ２の入力が受ける。前述したように、第２の保護用論理回路ＩＮＶ２の入力は、サージ電流が第１の電源線ＶＤＤ１に印加されてから、第４の静電保護トランジスタＴｒ４０がブレイクダウンする時間より長い時定数を有する。よって、第１のグランド線ＧＮＤ１に印加された該サージ電流の大部分は、第２の保護用論理回路ＩＮＶ２の入力に流れ込み、第２の保護用論理回路ＩＮＶ２の入力が提供するゲート容量を充電する。第４の静電保護トランジスタＴｒ４０がブレイクダウンしなくても、該充電が継続している限り、第２の電源系に属するインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−ＢｎのｐＭＯＳトランジスタＴｒｐＢ１・・・ＴｒｐＢｎのゲート及びｎＭＯＳトランジスタＴｒｎＢ１・・・ＴｒｎＢｎのゲートが破壊されることはない。
第２の保護用論理回路ＩＮＶ２の入力が有する時定数に相当する時間該充電が継続することで、該ゲート容量の充電が完了する。しかし、前述したように、第４の静電保護トランジスタＴｒ４０のブレイクダウン達成時間は、第２の保護用論理回路ＩＮＶ２の入力が有する時定数より短い。このことは、第４の静電保護トランジスタＴｒ４０が、該時定数に相当する時間が経過する前にブレイクダウンすることを保証する。該第４の静電保護トランジスタＴｒ４０が一旦ブレイクダウンした後は、第１のグランド線ＧＮＤ１から該ブレイクダウンした第４の静電保護トランジスタＴｒ４０を介して第２の電源線ＶＤＤ２へ該サージ電流のほぼ全部が流れる。よって、第２の電源系に属するインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−ＢｎのｐＭＯＳトランジスタＴｒｐＢ１・・・ＴｒｐＢｎのゲート及びｎＭＯＳトランジスタＴｒｎＢ１・・・ＴｒｎＢｎのゲートが破壊されることはない。
（第１の電源線ＶＤＤ１を基準に第２の電源線ＶＤＤ２に正極サージが発生した場合）
図２において、第２の電源線ＶＤＤ２に正極サージが発生した直後は、第１の静電保護素子１０を構成する第１の静電保護トランジスタＴｒ１０は、第１の電源線ＶＤＤ１と第２の電源線ＶＤＤ２とを電気的に分離している。しかし、該正極サージは、第１の電源系に属するインターフェース用論理回路ＩＮＶ−Ａ１・・・ＩＮＶ−Ａｎのトランジスタのゲート及び第１の電源系に属する第１の保護用論理回路ＩＮＶ１のトランジスタのゲート、並びに、第２の電源系に属するインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎのトランジスタのゲート及び第２の電源系に属する第２の保護用論理回路ＩＮＶ２のトランジスタのゲートには印加されない。よって、これらトランジスタのゲートが破壊されることはない。該正極サージが第２の電源線ＶＤＤ２に印加されてから、第１の静電保護トランジスタＴｒ１０が有するブレイクダウン達成時間が経過した後、第１の静電保護トランジスタＴｒ１０がブレイクダウンする。よって、該正極サージが第２の電源線ＶＤＤ２から該ブレイクダウンした第１の静電保護トランジスタＴｒ１０を介して第１の電源線ＶＤＤ１へ流れる。よって、第２の電源系に属するインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−ＢｎのｐＭＯＳトランジスタＴｒｐＢ１・・・ＴｒｐＢｎのゲート及びｎＭＯＳトランジスタＴｒｎＢ１・・・ＴｒｎＢｎのゲートが破壊されることはない。
（第１のグランド線ＧＮＤ１を基準に第２の電源線ＶＤＤ２に正極サージが発生した場合）
図２において、第２の電源線ＶＤＤ２に正極サージが発生した直後は、第４の静電保護素子４０を構成する第４の静電保護トランジスタＴｒ４０は、第１のグランド線ＧＮＤ１と第２の電源線ＶＤＤ２とを電気的に分離している。しかし、該正極サージは、第１の電源系に属するインターフェース用論理回路ＩＮＶ−Ａ１・・・ＩＮＶ−Ａｎのトランジスタのゲート及び第１の電源系に属する第１の保護用論理回路ＩＮＶ１のトランジスタのゲート、並びに、第２の電源系に属するインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎのトランジスタのゲート及び第２の電源系に属する第２の保護用論理回路ＩＮＶ２のトランジスタのゲートには印加されない。よって、これらトランジスタのゲートが破壊されることはない。該正極サージが第２の電源線ＶＤＤ２に印加されてから、第４の静電保護トランジスタＴｒ４０が有するブレイクダウン達成時間が経過した後、第４の静電保護トランジスタＴｒ４０がブレイクダウンする。よって、該正極サージが第２の電源線ＶＤＤ２から該ブレイクダウンした第４の静電保護トランジスタＴｒ４０を介して第１のグランド線ＧＮＤ１へ流れる。よって、第２の電源系に属するインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−ＢｎのｐＭＯＳトランジスタＴｒｐＢ１・・・ＴｒｐＢｎのゲート及びｎＭＯＳトランジスタＴｒｎＢ１・・・ＴｒｎＢｎのゲートが破壊されることはない。
（第１の電源線ＶＤＤ１を基準に第２のグランド線ＧＮＤ２に正極サージが発生した場合）
図２において、第２のグランド線ＧＮＤ２に正極サージが発生した直後は、第２の静電保護素子２０を構成する第２の静電保護トランジスタＴｒ２０は、第１の電源線ＶＤＤ１と第２のグランド線ＧＮＤ２とを電気的に分離している。しかし、該正極サージは、第１の電源系に属するインターフェース用論理回路ＩＮＶ−Ａ１・・・ＩＮＶ−Ａｎのトランジスタのゲート及び第１の電源系に属する第１の保護用論理回路ＩＮＶ１のトランジスタのゲート、並びに、第２の電源系に属するインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎのトランジスタのゲート及び第２の電源系に属する第２の保護用論理回路ＩＮＶ２のトランジスタのゲートには印加されない。よって、これらトランジスタのゲートが破壊されることはない。該正極サージが第２のグランド線ＧＮＤ２に印加されてから、第２の静電保護トランジスタＴｒ２０が有するブレイクダウン達成時間が経過した後、第２の静電保護トランジスタＴｒ２０がブレイクダウンする。よって、該正極サージが第２のグランド線ＧＮＤ２から該ブレイクダウンした第２の静電保護トランジスタＴｒ２０を介して第１の電源線ＶＤＤ１へ流れる。よって、第２の電源系に属するインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−ＢｎのｐＭＯＳトランジスタＴｒｐＢ１・・・ＴｒｐＢｎのゲート及びｎＭＯＳトランジスタＴｒｎＢ１・・・ＴｒｎＢｎのゲートが破壊されることはない。
（第１のグランド線ＧＮＤ１を基準に第２のグランド線ＧＮＤ２に正極サージが発生した場合）
図２において、第２のグランド線ＧＮＤ２に正極サージが発生した直後は、第３の静電保護素子３０を構成する第２のダイオードＤ２は、第１のグランド線ＧＮＤ１と第２のグランド線ＧＮＤ２とを電気的に分離している。しかし、該正極サージは、第１の電源系に属するインターフェース用論理回路ＩＮＶ−Ａ１・・・ＩＮＶ−Ａｎのトランジスタのゲート及び第１の電源系に属する第１の保護用論理回路ＩＮＶ１のトランジスタのゲート、並びに、第２の電源系に属するインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎのトランジスタのゲート及び第２の電源系に属する第２の保護用論理回路ＩＮＶ２のトランジスタのゲートには印加されない。よって、これらトランジスタのゲートが破壊されることはない。該正極サージが第２のグランド線ＧＮＤ２に印加されてから、第２のダイオードＤ２が有するブレイクダウン達成時間が経過した後、第２のダイオードＤ２がブレイクダウンする。よって、該正極サージが第２のグランド線ＧＮＤ２から該第２のダイオードＤ２を介して第１のグランド線ＧＮＤ１へ流れる。よって、第２の電源系に属するインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−ＢｎのｐＭＯＳトランジスタＴｒｐＢ１・・・ＴｒｐＢｎのゲート及びｎＭＯＳトランジスタＴｒｎＢ１・・・ＴｒｎＢｎのゲートが破壊されることはない。
前述したように、互いに独立し異なる電源系にそれぞれ属する第１のインターフェース１００と第２のインターフェース２００をサージ電流から保護するための静電保護回路構成にとって、第２の電源系に属する第２の保護用論理回路ＩＮＶ２が、第５のサージ電流経路Ｓｕｒ５を介して第１の電源系に属する第１の保護用論理回路ＩＮＶ１に接続されていることが重要である。更に、第２の電源系に属する第２の保護用論理回路ＩＮＶ２の入力が、第１の電源系に属する高電位線と低電位線及び第２の電源系に属する高電位線と低電位線の各々の間に結合される静電保護素子のブレイクダウン達成時間のいずれよりも長い時定数を有することが重要である。前述した静電保護回路の設計の典型例を以下説明する。
（第１の保護用論理回路の設計）
前述したように、第１の電源系に属する第１の保護用論理回路ＩＮＶ１は、サージ電流を第２の電源系に属する第２の保護用論理回路ＩＮＶ２へ伝えるサージ電流経路を提供する。この観点に基づくと、第１の保護用論理回路ＩＮＶ１を構成するｐＭＯＳトランジスタＴｒｐ１及びｎＭＯＳトランジスタＴｒｎ１の寸法、特にゲート長さＬ及びゲート幅Ｗに対する制約はない。
しかし、前述したように、サージ電流が第１の電源線ＶＤＤ１及び第１のグランド線ＧＮＤ１のいずれかに印加された後、第１の静電保護素子１０、第２の静電保護素子２０、第３の静電保護素子３０、第４の静電保護素子４０のいずれかがブレイクダウンするまでは、前述した抵抗分圧比に基づき、第２の電源系に属するインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎ及び第２の保護用論理回路ＩＮＶ２のトランジスタのゲートに、サージ電流の大部分が流れ込む。該第２の保護用論理回路ＩＮＶ２の入力の該ゲート容量がサージ電流により充電されている間は、インターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎのトランジスタのゲートが破壊されることはない。また、第１の静電保護素子１０、第２の静電保護素子２０、第３の静電保護素子３０、第４の静電保護素子４０のいずれかがブレイクダウンし、第１の電源線ＶＤＤ１、第１のグランド線ＧＮＤ１、第２の電源線ＶＤＤ２及び第２のグランド線ＧＮＤ２間にサージ電流経路が形成された後は、インターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎのトランジスタのゲートが破壊されることはない。よって、サージ電流が第１の電源線ＶＤＤ１、第１のグランド線ＧＮＤ１、第２の電源線ＶＤＤ２及び第２のグランド線ＧＮＤ２のいずれかに印加されてから、第１の静電保護素子１０、第２の静電保護素子２０、第３の静電保護素子３０、第４の静電保護素子４０のいずれかがブレイクダウンする時間より長い時定数を第２の保護用論理回路ＩＮＶ２の入力が有することで、インターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎのトランジスタのゲートの破壊を回避できる。
前述した抵抗分圧比に影響を与えない観点から、第１の保護用論理回路ＩＮＶ１の寸法、具体的には、第１の保護用論理回路ＩＮＶ１を構成するｐＭＯＳトランジスタＴｒｐ１及びｎＭＯＳトランジスタＴｒｎ１の寸法、特にゲート長さＬ及びゲート幅Ｗは、第１の電源系に属するインターフェース用論理回路ＩＮＶ−Ａ１・・・ＩＮＶ−Ａｎを構成するｐＭＯＳトランジスタＴｒｐＡ１・・・ＴｒｐＡｎ及びｎＭＯＳトランジスタＴｒｎＡ１・・・ＴｒｎＡｎの寸法、特にゲート長さＬ及びゲート幅Ｗと同じにすることが好ましいが、必ずしもこの条件を満たす必要はない。
（第２の保護用論理回路の設計）
前述したように、該第２の保護用論理回路ＩＮＶ２の入力の時定数は、ｐＭＯＳトランジスタＴｒｐ２のゲート容量ＣｐとｎＭＯＳトランジスタＴｒｎ２のゲート容量Ｃｎの和（Ｃ＝Ｃｐ＋Ｃｎ）と、第１の保護用論理回路ＩＮＶ１の出力と第２の保護用論理回路ＩＮＶ２の入力とを接続する第５のサージ電流経路Ｓｕｒ５の抵抗ＲＢとの積（Ｃ×ＲＢ）で与えられる。該時定数が、第１の静電保護素子１０、第２の静電保護素子２０、第３の静電保護素子３０、第４の静電保護素子４０のそれぞれのブレイクダウン達成時間のいずれよりも長くなるよう、ｐＭＯＳトランジスタＴｒｐ２のゲートとｎＭＯＳトランジスタＴｒｎ２のゲートとを設計する。
第５のサージ電流経路Ｓｕｒ５の抵抗ＲＢは、前述した分圧抵抗比に関する要求を満たすよう調整されることが好ましく、前述の時定数の条件を満たすよう調整されることが好ましくない。そこで、時定数の条件を満たすよう調整すべきパラメータは、該第２の保護用論理回路ＩＮＶ２の入力の容量、具体的には、ｐＭＯＳトランジスタＴｒｐ２のゲート容量ＣｐとｎＭＯＳトランジスタＴｒｎ２のゲート容量Ｃｎである。該ゲート容量Ｃは、ゲート電極の面積Ｓに比例する。該ゲート電極の面積Ｓは、ゲート長さＬとゲート幅Ｗとの積（Ｓ＝Ｌ×Ｗ）で与えられる。該ゲート長さＬは、プロセスに依存するので、該ゲート長さＬは、時定数の条件を満たすよう調整することが難しい。よって、時定数の条件を満たすよう調整可能なパラメータは、ゲート幅Ｗとなる。そこで、該第２の保護用論理回路ＩＮＶ２を構成するｐＭＯＳトランジスタＴｒｐ２のゲート幅及びｎＭＯＳトランジスタＴｒｎ２のゲート幅を調整する。即ち、該第２の保護用論理回路ＩＮＶ２の入力が、第１の静電保護素子１０、第２の静電保護素子２０、第３の静電保護素子３０、第４の静電保護素子４０のブレイクダウン達成時間より長い時定数を有するよう、該第２の保護用論理回路ＩＮＶ２を構成するｐＭＯＳトランジスタＴｒｐ２のゲート幅及びｎＭＯＳトランジスタＴｒｎ２のゲート幅を調整する。
尚、該ｐＭＯＳトランジスタＴｒｐ２のゲート容量（C_Pinv2）及び該ｎＭＯＳトランジスタＴｒｎ２のゲート容量（C_Ninv2）は、以下の式によりそれらの概算値を求めることができる。
C_Pinv2 = ε×S/d =ε×(L×W)/d = {(ε×L)/d}×W_Pinv2
C_Ninv2 = ε×S/d =ε×(L×W)/d = {(ε×L)/d}×W_Ninv2
ε:誘電率（材料及びプロセスに依存する値）
Ｌ: ゲート長(プロセスルールに依存する値)
ｄ：ゲート絶縁膜の厚さ(プロセスに依存する値)
W_Pinv2：ｐＭＯＳトランジスタＴｒｐ２のゲート幅
W_Ninv2：ｎＭＯＳトランジスタＴｒｎ２のゲート幅
更に、追加の条件としてシミュレーション結果及び実験結果を考慮して該第２の保護用論理回路ＩＮＶ２を構成するｐＭＯＳトランジスタＴｒｐ２のゲート幅及びｎＭＯＳトランジスタＴｒｎ２のゲート幅を調整してもよい。これらの結果から該第２の保護用論理回路ＩＮＶ２を構成するｐＭＯＳトランジスタＴｒｐ２のゲート幅及びｎＭＯＳトランジスタＴｒｎ２のゲート幅について下記条件が導き出される。
W_Pinv2 ≧ 450um − ΣPWn
W_Ninv2 ≧ 450um − ΣNWn
ΣPWn: 第２の電源系に属するインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−ＢｎのｐＭＯＳトランジスタＴｒｐＢ１・・・ＴｒｐＢｎのゲート幅の総和
ΣNWn : 第２の電源系に属するインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−ＢｎのｎＭＯＳトランジスタＴｒｎＢ１・・・ＴｒｎＢｎのゲート幅の総和
但し、上記条件で示す４５０μｍという数字は０．１６μｍプロセスの時に有効な数字であり、その他プロセス（０．２２μｍや０．１５μｍ）では、別な値となる。
上記前提条件から、ｎＭＯＳトランジスタＴｒｎ２のゲート幅W_Ninv2について制約条件を求める。
C_Ninv2 ＞＞ Td／RB
{(ε×l)／d}×W_Ninv2 ＞＞ Td／RB
W_Ninv2 ＞＞ (Td／RB)× d／(ε×l)
Td：第１乃至第４の静電保護素子１０、２０，３０、４０のブレイクダウン達成時間の最大値
RB：ｎＭＯＳトランジスタＴｒｎ２のゲート抵抗
前述したようにｄ、Ｌ、εはプロセスによって決まる。
従って、第２の保護用論理回路ＩＮＶ２のｎＭＯＳトランジスタＴｒｎ２のゲート幅W_Ninv2は、以下２つの式で与えられる制約条件を満たすよう決定することが好ましい。
W_Ninv2 ≧ 450um − ΣNWn ・・・・（１）
W_Ninv2 ＞＞ (Td／RB)× d／(ε×l) ・・・・（２）
更に、上記前提条件から、ｐＭＯＳトランジスタＴｒｐ２のゲート幅W_Pinv2について制約条件を求める。
C_Pinv2 ＞＞ Td／RB
{(ε×l)／d}×W_PNinv2 ＞＞ Td／RB
W_Pinv2 ＞＞ (Td／RB)× d／(ε×l)
Td：第１乃至第４の静電保護素子１０、２０，３０、４０のブレイクダウン達成時間の最大値
RB：ｎＭＯＳトランジスタＴｒｎ２のゲート抵抗
前述したようにｄ、Ｌ、εはプロセスによって決まる。
従って、第２の保護用論理回路ＩＮＶ２のｐＭＯＳトランジスタＴｒｐ２のゲート幅W_Pinv2は、以下２つの式で与えられる制約条件を満たすよう決定することが好ましい。
W_Pinv2 ≧ 450um − ΣPWn ・・・・（３）
W_Pinv2 ＞＞ (Td／RB)× d／(ε×l) ・・・・（４）
０．１６μｍプロセスにて第１の電源系と第２の電源系との間で１００本のインターフェース信号を受ける１００個のインターフェース用論理回路が設けられ、該インターフェース用論理回路に含まれるｎＭＯＳトランジスタのゲート幅が２μｍである場合、上記式（１）によりｎＭＯＳトランジスタＴｒｎ２のゲート幅W_Ninv2は、下記値となる。
W_Ninv2 ≧ 450um − ΣNWn
＝ 450um − 100×2um ＝ 250um
従って、W_Ninv2 ≧ 250umの関係が成り立つ。
同様に、０．１６μｍプロセスにて第１の電源系と第２の電源系との間で１００本のインターフェース信号を受ける１００個のインターフェース用論理回路が設けられ、該インターフェース用論理回路に含まれるｐＭＯＳトランジスタのゲート幅が２μｍである場合、上記式（３）によりｐＭＯＳトランジスタＴｒｐ２のゲート幅W_Pinv2は、下記値となる。
W_Pinv2 ≧ 450um − ΣPWn
＝ 450um − 100×2um ＝ 250um
従って、W_Pinv2 ≧ 250umの関係が成り立つ。
０．１６μｍプロセスにて第１の電源系と第２の電源系との間で８９本のインターフェース信号を受ける８９個のインターフェース用論理回路が設けられ、該インターフェース用論理回路に含まれるｎＭＯＳトランジスタのゲート幅が５μｍである場合、上記式（１）によりｎＭＯＳトランジスタＴｒｎ２のゲート幅W_Ninv2は、下記値となる。
W_Ninv2 ≧ 450um − ΣNWn
＝ 450um − 89×5um ＝ 5um
従って、W_Ninv2 ≧ 5umの関係が成り立つ。
同様に、０．１６μｍプロセスにて第１の電源系と第２の電源系との間で８９本のインターフェース信号を受ける８９個のインターフェース用論理回路が設けられ、該インターフェース用論理回路に含まれるｐＭＯＳトランジスタのゲート幅がμｍである場合、上記式（３）によりｐＭＯＳトランジスタＴｒｐ２のゲート幅W_Pinv2は、下記値となる。
W_Pinv2 ≧ 450um − ΣPWn
＝ 450um − 89×5um ＝ 5um
従って、W_Pinv2 ≧ 5umの関係が成り立つ。
０．１６μｍプロセスにて第１の電源系と第２の電源系との間で２本のインターフェース信号を受ける２個のインターフェース用論理回路が設けられ、該インターフェース用論理回路に含まれるｎＭＯＳトランジスタのゲート幅が５μｍである場合、上記式（１）によりｎＭＯＳトランジスタＴｒｎ２のゲート幅W_Ninv2は、下記値となる。
W_Ninv2 ≧ 450um − ΣNWn
＝ 450um − 2×5um ＝ 440um
従って、W_Ninv2 ≧ 440umの関係が成り立つ。
同様に、０．１６μｍプロセスにて第１の電源系と第２の電源系との間で２本のインターフェース信号を受ける２個のインターフェース用論理回路が設けられ、該インターフェース用論理回路に含まれるｐＭＯＳトランジスタのゲート幅がμｍである場合、上記式（３）によりｐＭＯＳトランジスタＴｒｐ２のゲート幅W_Pinv2は、下記値となる。
W_Pinv2 ≧ 450um − ΣPWn
＝ 450um − 2×5um ＝ 440um
従って、W_Pinv2 ≧ 440umの関係が成り立つ。
同様に、式（２）及び式（４）に関しても０．１６μｍプロセスルールを適用した場合で考察する。ここでゲート長以外のパラメータは、下記値である仮定として算出する。
ゲート長Ｌ：０．１６μｍ
ゲート絶縁膜の厚さｄ：１０００ｎｍ
誘電率ε：８．８５Ｅ−１２×４
ゲート保護抵抗：１０００Ω
W_Ninv2 ＞＞ (Td／RB)× d／(ε×l)
＝(Td／1000)×1000nm／(8.85E-12×4×0.16um)
＝(Td／1000)×1000nm／5.66E-18
＝Td×1.77E+8
従って、W_Ninv2 ＞＞Td×1.77E+8の関係が成り立つ。
W_Pinv2 ＞＞ (Td／RB)× d／(ε×l)
＝(Td／1000)×1000nm／(8.85E-12×4×0.16um)
＝(Td／1000)×1000nm／5.66E-18
＝Td×1.77E+8
従って、W_Ninv2 ＞＞Td×1.77E+8の関係が成り立つ。
Td：第１乃至第４の静電保護素子１０、２０、３０、４０のブレイクダウン達成時間の最大値。尚、静電保護素子１０、２０、３０、４０のブレイクダウン達成時間は、プロセスに依存する。
前述したように、シミュレーション結果及び実験結果を考慮する場合、第２の電源系に属する第２の保護用論理回路ＩＮＶ２を構成するｐＭＯＳトランジスタＴｒｐ２及びｎＭＯＳトランジスタＴｒｎ２のゲートの寸法は、第１乃至第４の静電保護素子１０、２０、３０、４０のブレイクダウン達成時間に加え、第２の電源系に属するインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎを構成するトランジスタのゲート幅の総和を考慮して決定されることが好ましい。
第１の電源系に属するインターフェース用論理回路ＩＮＶ−Ａ１・・・ＩＮＶ−Ａｎと第１の電源系に属する第１の保護用論理回路ＩＮＶ１とは同一寸法のトランジスタからなるＣＭＯＳインバータで構成することで、設計及び製造共に容易となる。ここで、第１の保護用論理回路ＩＮＶ１を構成するＣＭＯＳインバータは、信号を処理する論理ゲートではなく、ダミー論理ゲートとみなすことができる。
（第１の変更例）
前述したように、第２の電源系に属する第２の保護用論理回路ＩＮＶ２は、第５のサージ電流経路Ｓｕｒ５を介して第１の電源系に属する第１の保護用論理回路ＩＮＶ１に接続されていることが重要である。更に、第２の電源系に属する第２の保護用論理回路ＩＮＶ２は、第５のサージ電流経路Ｓｕｒ５と接続する入力が、第１の電源系に属する高電位線と低電位線及び第２の電源系に属する高電位線と低電位線の各々の間に結合される静電保護素子のブレイクダウン達成時間のいずれよりも長い時定数を有することが重要である。従って、第２の電源系に属する第２の保護用論理回路は、上記２つの条件を満たすことが望ましい。よって、第２の電源系に属する第２の保護用論理回路は、必ずしも、ＣＭＯＳインバータ回路で構成される必要はなく、上記２つの構成を満たせば、他の論理ゲートで構成することが可能である。
他の論理ゲートの典型例として、ＮＯＲゲートやＮＡＮＤゲートを挙げることができる。図３は、本発明の第１の実施形態に対する第１の変更例に係るインターフェースに含まれるＥＳＤ保護回路の等価回路図である。図３に示す第１の変更例に係る回路が、図２に示す第１の実施形態の回路と異なる点は、第２の電源系に属する第２の保護用論理回路が出力を有しないダミーＮＡＮＤゲートＮＡＮＤ１で構成されることである。該ＮＡＮＤゲートＮＡＮＤ１の２つの入力のうち第１の入力を第５のサージ電流経路Ｓｕｒ５に接続し、他方をフローティングするか、或いは、第２の電源線ＶＤＤ２か第２のグランド線ＧＮＤ２のいずれかに接続する。そして、該ＮＡＮＤゲートＮＡＮＤ１は出力を持たない構成とする。該ＮＡＮＤゲートＮＡＮＤ１は、第３のサージ電流経路Ｓｕｒ３を介して第２の電源線ＶＤＤ２と接続される。また、該ＮＡＮＤゲートＮＡＮＤ１は、第４のサージ電流経路Ｓｕｒ４を介して第２のグランド線ＧＮＤ２に接続される。
該ＮＡＮＤゲートＮＡＮＤ１は、複数のトランジスタで構成される。該ＮＡＮＤゲートＮＡＮＤ１の入力は、トランジスタのゲートで構成される。よって、該ＮＡＮＤゲートＮＡＮＤ１の第１の入力は、ゲート容量を提供する。更に、該第５のサージ電流経路Ｓｕｒ５は、抵抗を有する。従って、該ＮＡＮＤゲートＮＡＮＤ１の第１の入力は、時定数を提供する。前述したように、該時定数が、第１乃至第４の静電保護素子１０、２０、３０、４０のそれぞれのブレイクダウン達成時間のいずれよりも長くなるよう、該ＮＡＮＤゲートＮＡＮＤ１の第１の入力を構成するトランジスタのゲートの幅を調整する。
この構成も、前述した２つの条件を満たす。即ち、第２の電源系に属する第２の保護用論理回路ＮＡＮＤ１は、第５のサージ電流経路Ｓｕｒ５を介して第１の電源系に属する第１の保護用論理回路ＩＮＶ１に接続されている。更に、第２の電源系に属する第２の保護用論理回路ＮＡＮＤ１は、第５のサージ電流経路Ｓｕｒ５と接続する入力が、第１の電源系に属する高電位線と低電位線及び第２の電源系に属する高電位線と低電位線の各々の間に結合される静電保護素子のブレイクダウン達成時間のいずれよりも長い時定数を有する。従って、前述の第１の保護用論理回路ＩＮＶ１と第２の保護用論理回路ＮＯＲ１とは、サージ電流が印加されてから前述の第１乃至第４の静電保護トランジスタＴｒ１０・・・Ｔｒ４０のいずれかがブレイクダウンするまでの間、第２の電源系に属する第２のインターフェース２００のインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎ及び第２の保護用論理回路ＮＡＮＤ１のトランジスタのゲートが破壊されるのを防止する。更に、複数のインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎのゲートを保護するのに、該複数のインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎより少ない数の第１の保護用論理回路ＩＮＶ１と第２の保護用論理回路ＮＡＮＤ１とを設けることが必要となる。このことは、回路が占める面積の増大を防止することを可能にする。
（第２の変更例）
図４は、本発明の第１の実施形態に対する第２の変更例に係るインターフェースに含まれるＥＳＤ保護回路の等価回路図である。図４に示す第１の変更例に係る回路が、図２に示す第１の実施形態の回路と異なる点は、第２の電源系に属する第２の保護用論理回路が出力を有しないダミーＮＯＲゲートＮＯＲ１で構成されることである。該ＮＯＲゲートＮＯＲ１の２つの入力のうち第１の入力を第５のサージ電流経路Ｓｕｒ５に接続し、他方をフローティングするか、或いは、第２の電源線ＶＤＤ２か第２のグランド線ＧＮＤ２のいずれかに接続する。そして、該ＮＯＲゲートＮＯＲ１は出力を持たない構成とする。該ＮＯＲゲートＮＯＲ１は、第３のサージ電流経路Ｓｕｒ３を介して第２の電源線ＶＤＤ２と接続される。また、該ＮＯＲゲートＮＯＲ１は、第４のサージ電流経路Ｓｕｒ４を介して第２のグランド線ＧＮＤ２に接続される。
該ＮＯＲゲートＮＯＲ１は、複数のトランジスタで構成される。該ＮＯＲゲートＮＯＲ１の入力は、トランジスタのゲートで構成される。よって、該ＮＯＲゲートＮＯＲ１の第１の入力は、ゲート容量を提供する。更に、該第５のサージ電流経路Ｓｕｒ５は、抵抗を有する。従って、該ＮＯＲゲートＮＯＲ１の第１の入力は、時定数を提供する。前述したように、該時定数が、第１乃至第４の静電保護素子１０、２０、３０、４０のそれぞれのブレイクダウン達成時間のいずれよりも長くなるよう、該ＮＯＲゲートＮＯＲ１の第１の入力を構成するトランジスタのゲートの幅を調整する。
この構成も、前述した２つの条件を満たす。即ち、第２の電源系に属する第２の保護用論理回路ＮＯＲ１は、第５のサージ電流経路Ｓｕｒ５を介して第１の電源系に属する第１の保護用論理回路ＩＮＶ１に接続されている。更に、第２の電源系に属する第２の保護用論理回路ＮＯＲ１は、第５のサージ電流経路Ｓｕｒ５と接続する入力が、第１の電源系に属する高電位線と低電位線及び第２の電源系に属する高電位線と低電位線の各々の間に結合される静電保護素子のブレイクダウン達成時間のいずれよりも長い時定数を有する。従って、前述の第１の保護用論理回路ＩＮＶ１と第２の保護用論理回路ＮＯＲ１とは、サージ電流が印加されてから前述の第１乃至第４の静電保護トランジスタＴｒ１０・・・Ｔｒ４０のいずれかがブレイクダウンするまでの間、第２の電源系に属する第２のインターフェース２００のインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎ及び第２の保護用論理回路ＮＯＲ１のトランジスタのゲートが破壊されるのを防止する。更に、複数のインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎのゲートを保護するのに、該複数のインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎより少ない数の第１の保護用論理回路ＩＮＶ１と第２の保護用論理回路ＮＯＲ１とを設けることが必要となる。このことは、回路が占める面積の増大を防止することを可能にする。
（第３の変更例）
図５は、本発明の第１の実施形態に対する第３の変更例に係るインターフェースに含まれるＥＳＤ保護回路の等価回路図である。図５に示す第１の変更例に係る回路が、図２に示す第１の実施形態の回路と異なる点は、第２の電源系に属する第２の保護用論理回路ＩＮＶ２が、フローティングしている出力を有することである。即ち、２の保護用論理回路ＩＮＶ２は、信号を処理する論理ゲートではないので、出力は必要としない。この構成も、前述した２つの条件を満たす。第２の電源系に属する第２の保護用論理回路ＩＮＶ２は、第５のサージ電流経路Ｓｕｒ５を介して第１の電源系に属する第１の保護用論理回路ＩＮＶ１に接続されている。更に、第２の電源系に属する第２の保護用論理回路ＩＮＶ２は、第５のサージ電流経路Ｓｕｒ５と接続する入力が、第１の電源系に属する高電位線と低電位線及び第２の電源系に属する高電位線と低電位線の各々の間に結合される静電保護素子のブレイクダウン達成時間のいずれよりも長い時定数を有する。従って、前述の第１の保護用論理回路ＩＮＶ１と第２の保護用論理回路ＩＮＶ２とは、サージ電流が印加されてから前述の第１乃至第４の静電保護トランジスタＴｒ１０・・・Ｔｒ４０のいずれかがブレイクダウンするまでの間、第２の電源系に属する第２のインターフェース２００のインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎ及び第２の保護用論理回路ＩＮＶ２のトランジスタのゲートが破壊されるのを防止する。更に、複数のインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎのゲートを保護するのに、該複数のインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎより少ない数の第１の保護用論理回路ＩＮＶ１と第２の保護用論理回路ＩＮＶ２とを設けることが必要となる。このことは、回路が占める面積の増大を防止することを可能にする。
（第４の変更例）
図６は、本発明の第１の実施形態に対する第１の変更例に係るインターフェースに含まれるＥＳＤ保護回路の等価回路図である。図６に示す第４の変更例に係る回路が、図２に示す第１の実施形態の回路と異なる点は、第２の電源系に属する第２の保護用論理回路がフローティングされた出力を有するダミーＮＡＮＤゲートＮＡＮＤ１で構成されることである。該ＮＡＮＤゲートＮＡＮＤ１の２つの入力のうち第１の入力を第５のサージ電流経路Ｓｕｒ５に接続し、他方をフローティングするか、或いは、第２の電源線ＶＤＤ２か第２のグランド線ＧＮＤ２のいずれかに接続する。そして、該ＮＡＮＤゲートＮＡＮＤ１はフローティングされた出力を有する構成とする。該ＮＡＮＤゲートＮＡＮＤ１は、第３のサージ電流経路Ｓｕｒ３を介して第２の電源線ＶＤＤ２と接続される。また、該ＮＡＮＤゲートＮＡＮＤ１は、第４のサージ電流経路Ｓｕｒ４を介して第２のグランド線ＧＮＤ２に接続される。
該ＮＡＮＤゲートＮＡＮＤ１は、複数のトランジスタで構成される。該ＮＡＮＤゲートＮＡＮＤ１の入力は、トランジスタのゲートで構成される。よって、該ＮＡＮＤゲートＮＡＮＤ１の第１の入力は、ゲート容量を提供する。更に、該第５のサージ電流経路Ｓｕｒ５は、抵抗を有する。従って、該ＮＡＮＤゲートＮＡＮＤ１の第１の入力は、時定数を提供する。前述したように、該時定数が、第１乃至第４の静電保護素子１０、２０、３０、４０のそれぞれのブレイクダウン達成時間のいずれよりも長くなるよう、該ＮＡＮＤゲートＮＡＮＤ１の第１の入力を構成するトランジスタのゲートの幅を調整する。
この構成も、前述した２つの条件を満たす。即ち、第２の電源系に属する第２の保護用論理回路ＮＡＮＤ１は、第５のサージ電流経路Ｓｕｒ５を介して第１の電源系に属する第１の保護用論理回路ＩＮＶ１に接続されている。更に、第２の電源系に属する第２の保護用論理回路ＮＡＮＤ１は、第５のサージ電流経路Ｓｕｒ５と接続する入力が、第１の電源系に属する高電位線と低電位線及び第２の電源系に属する高電位線と低電位線の各々の間に結合される静電保護素子のブレイクダウン達成時間のいずれよりも長い時定数を有する。従って、前述の第１の保護用論理回路ＩＮＶ１と第２の保護用論理回路ＮＯＲ１とは、サージ電流が印加されてから前述の第１乃至第４の静電保護トランジスタＴｒ１０・・・Ｔｒ４０のいずれかがブレイクダウンするまでの間、第２の電源系に属する第２のインターフェース２００のインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎ及び第２の保護用論理回路ＮＡＮＤ１のトランジスタのゲートが破壊されるのを防止する。更に、複数のインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎのゲートを保護するのに、該複数のインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎより少ない数の第１の保護用論理回路ＩＮＶ１と第２の保護用論理回路ＮＡＮＤ１とを設けることが必要となる。このことは、回路が占める面積の増大を防止することを可能にする。
（第５の変更例）
図７は、本発明の第１の実施形態に対する第５の変更例に係るインターフェースに含まれるＥＳＤ保護回路の等価回路図である。図７に示す第１の変更例に係る回路が、図２に示す第１の実施形態の回路と異なる点は、第２の電源系に属する第２の保護用論理回路がフローティングされた出力を有するダミーＮＯＲゲートＮＯＲ１で構成されることである。該ＮＯＲゲートＮＯＲ１の２つの入力のうち第１の入力を第５のサージ電流経路Ｓｕｒ５に接続し、他方をフローティングするか、或いは、第２の電源線ＶＤＤ２か第２のグランド線ＧＮＤ２のいずれかに接続する。そして、該ＮＯＲゲートＮＯＲ１はフローティングされた出力を有する構成とする。該ＮＯＲゲートＮＯＲ１は、第３のサージ電流経路Ｓｕｒ３を介して第２の電源線ＶＤＤ２と接続される。また、該ＮＡＮＤゲートＮＡＮＤ１は、第４のサージ電流経路Ｓｕｒ４を介して第２のグランド線ＧＮＤ２に接続される。
該ＮＯＲゲートＮＯＲ１は、複数のトランジスタで構成される。該ＮＯＲゲートＮＯＲ１の入力は、トランジスタのゲートで構成される。よって、該ＮＯＲゲートＮＯＲ１の第１の入力は、ゲート容量を提供する。更に、該第５のサージ電流経路Ｓｕｒ５は、抵抗を有する。従って、該ＮＯＲゲートＮＯＲ１の第１の入力は、時定数を提供する。前述したように、該時定数が、第１乃至第４の静電保護素子１０、２０、３０、４０のそれぞれのブレイクダウン達成時間のいずれよりも長くなるよう、該ＮＯＲゲートＮＯＲ１の第１の入力を構成するトランジスタのゲートの幅を調整する。
この構成も、前述した２つの条件を満たす。即ち、第２の電源系に属する第２の保護用論理回路ＮＯＲ１は、第５のサージ電流経路Ｓｕｒ５を介して第１の電源系に属する第１の保護用論理回路ＩＮＶ１に接続されている。更に、第２の電源系に属する第２の保護用論理回路ＮＯＲ１は、第５のサージ電流経路Ｓｕｒ５と接続する入力が、第１の電源系に属する高電位線と低電位線及び第２の電源系に属する高電位線と低電位線の各々の間に結合される静電保護素子のブレイクダウン達成時間のいずれよりも長い時定数を有する。従って、前述の第１の保護用論理回路ＩＮＶ１と第２の保護用論理回路ＮＯＲ１とは、サージ電流が印加されてから前述の第１乃至第４の静電保護トランジスタＴｒ１０・・・Ｔｒ４０のいずれかがブレイクダウンするまでの間、第２の電源系に属する第２のインターフェース２００のインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎ及び第２の保護用論理回路ＮＯＲ１のトランジスタのゲートが破壊されるのを防止する。更に、複数のインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎのゲートを保護するのに、該複数のインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎより少ない数の第１の保護用論理回路ＩＮＶ１と第２の保護用論理回路ＮＯＲ１とを設けることが必要となる。このことは、回路が占める面積の増大を防止することを可能にする。
（第６の変更例）
図８は、本発明の第１の実施形態に対する第６の変更例に係るインターフェースに含まれるＥＳＤ保護回路の等価回路図である。図８に示す第１の変更例に係る回路が、図２に示す第１の実施形態の回路と異なる点は、第２の電源系に属する第２の保護用論理回路に代え、第２の保護用回路ＣＡＰ１が設けられることである。該第２の保護用回路ＣＡＰ１は、第２の電源線ＶＤＤ２と第２のグランド線ＧＮＤ２との間に直列接続された１対のキャパシタで構成されることである。該１対のキャパシタは、第３のサージ電流経路Ｓｕｒ３を介して第２の電源線ＶＤＤ２に接続される第１のキャパシタＣ１と、第４のサージ電流経路Ｓｕｒ４を介して第２のグランド線ＧＮＤ２に接続される第２のキャパシタＣ２とからなる。該第１のキャパシタＣ１と該第２のキャパシタＣ２との間には、第５のサージ電流経路Ｓｕｒ５が接続される。即ち、該第１のキャパシタＣ１は、第１の容量を提供する。該第２のキャパシタＣ２は、第２の容量を提供する。該１対のキャパシタは、従って、第１の容量と第２の容量との和Ｃを提供する。更に、該第５のサージ電流経路Ｓｕｒ５は、抵抗を有する。従って、該第２の保護用回路ＣＡＰ１の入力は、時定数を提供する。前述したように、該時定数が、第１乃至第４の静電保護素子１０、２０、３０、４０のそれぞれのブレイクダウン達成時間のいずれよりも長くなるよう、該第１の容量と第２の容量とを調整する。
この構成も、前述した２つの条件を満たす。即ち、第２の電源系に属する第２の保護用回路ＣＡＰ１は、第５のサージ電流経路Ｓｕｒ５を介して第１の電源系に属する第１の保護用論理回路ＩＮＶ１に接続されている。更に、第２の電源系に属する第２の保護用回路ＣＡＰ１の入力は、第１の電源系に属する高電位線と低電位線及び第２の電源系に属する高電位線と低電位線の各々の間に結合される静電保護素子のブレイクダウン達成時間のいずれよりも長い時定数を有する。従って、前述の第１の保護用論理回路ＩＮＶ１と第２の保護用回路ＣＡＰ１とは、サージ電流が印加されてから前述の第１乃至第４の静電保護トランジスタＴｒ１０・・・Ｔｒ４０のいずれかがブレイクダウンするまでの間、第２の電源系に属する第２のインターフェース２００のインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎのトランジスタのゲートが破壊されるのを防止する。更に、複数のインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎのゲートを保護するのに、該複数のインターフェース用論理回路ＩＮＶ−Ｂ１・・・ＩＮＶ−Ｂｎより少ない数の第１の保護用論理回路ＩＮＶ１と第２の保護用回路ＣＡＰ１とを設けることが必要となる。このことは、回路が占める面積の増大を防止することを可能にする。
前述した実施の形態及びその変更例は、２つの異なる電源系に属するインターフェースをサージ電流から保護する回路構成を示した。しかしながら、本発明は、言うまでもなく、３つ以上の異なる電源系に属するインターフェースをサージ電流から保護する回路にも適用可能である。
本発明に係る静電保護回路の適用対象となり得る、異なる電源系に属する２つの内部回路及び２つのインターフェースを含む半導体集積回路のレイアウトを示す概略部分平面図である。 本発明の第１の実施形態に係るインターフェースに含まれるＥＳＤ保護回路の等価回路図である。 本発明の第１の実施形態に対する第１の変更例に係るインターフェースに含まれるＥＳＤ保護回路の等価回路図である。 本発明の第１の実施形態に対する第２の変更例に係るインターフェースに含まれるＥＳＤ保護回路の等価回路図である。 本発明の第１の実施形態に対する第３の変更例に係るインターフェースに含まれるＥＳＤ保護回路の等価回路図である。 本発明の第１の実施形態に対する第４の変更例に係るインターフェースに含まれるＥＳＤ保護回路の等価回路図である。 本発明の第１の実施形態に対する第５の変更例に係るインターフェースに含まれるＥＳＤ保護回路の等価回路図である。 本発明の第１の実施形態に対する第６の変更例に係るインターフェースに含まれるＥＳＤ保護回路の等価回路図である。
符号の説明
ＶＤＤ１ 第１の電源系に属する高電位線（第１の電源線）
ＧＮＤ１ 第１の電源系に属する低電位線（第１のグランド線）
ＶＤＤ２ 第２の電源系に属する高電位線（第２の電源線）
ＧＮＤ２ 第２の電源系に属する低電位線（第２のグランド線）
１０００ 第１の電源系に属する第１の内部回路
２０００ 第２の電源系に属する第２の内部回路
１００ 第１の電源系に属する第１のインターフェース
２００ 第２の電源系に属する第２のインターフェース
１０ 第１の静電保護素子
２０ 第２の静電保護素子
３０ 第３の静電保護素子
４０ 第４の静電保護素子
ＩＮＶ−Ａ１ 第１の電源系に属するインターフェース用論理回路
ＩＮＶ−Ａｎ 第１の電源系に属するインターフェース用論理回路
ＩＮＶ−Ｂ１ 第２の電源系に属するインターフェース用論理回路
ＩＮＶ−Ｂｎ 第２の電源系に属するインターフェース用論理回路
ＩＮＶ１ 第１の電源系に属する第１の保護用論理回路
ＩＮＶ２ 第２の電源系に属する第２の保護用論理回路
ＮＡＮＤ１ 第２の電源系に属する第２の保護用論理回路
ＮＯＲ１ 第２の電源系に属する第２の保護用論理回路
ＣＡＰ１ 第２の電源系に属する第２の保護用回路
ＩＮＡ１ 入力
ＯＵＴＡ１ 出力
ＩＮＡｎ 入力
ＯＵＴＡｎ 出力
ＩＮＢ１ 入力
ＯＵＴＢ１ 出力
ＩＮＢｎ 入力
ＯＵＴＢｎ 出力
ＩＮ１ 入力
ＯＵＴ１ 出力
ＩＮ２ 入力
ＯＵＴ２ 出力
Ｓ１ 信号線
Ｓｎ 信号線
Ｒ１ 抵抗
Ｒｎ 抵抗
ＲＡ 抵抗
ＲＢ 抵抗
Ｓｕｒ１ 第１のサージ電流経路
Ｓｕｒ２ 第２のサージ電流経路
Ｓｕｒ３ 第３のサージ電流経路
Ｓｕｒ４ 第４のサージ電流経路
Ｓｕｒ５ 第５のサージ電流経路
ＴｒｐＡ１ ｐＭＯＳトランジスタ
ＴｒｎＡ１ ｎＭＯＳトランジスタ
ＴｒｐＡｎ ｐＭＯＳトランジスタ
ＴｒｎＡｎ ｎＭＯＳトランジスタ
Ｔｒｐ１ ｐＭＯＳトランジスタ
Ｔｒｎ１ ｎＭＯＳトランジスタ
ＴｒｐＢ１ ｐＭＯＳトランジスタ
ＴｒｎＢ１ ｎＭＯＳトランジスタ
ＴｒｐＢｎ ｐＭＯＳトランジスタ
ＴｒｎＢｎ ｎＭＯＳトランジスタ
Ｔｒｐ２ ｐＭＯＳトランジスタ
Ｔｒｎ２ ｎＭＯＳトランジスタ
Ｔｒ１０ 第１の静電保護トランジスタ
Ｔｒ２０ 第２の静電保護トランジスタ
Ｔｒ４０ 第４の静電保護トランジスタ
Ｄ１ 第１のダイオード
Ｄ２ 第２のダイオード
Ｔｂ１ 第１のブレイクダウン達成時間
Ｔｂ２ 第２のブレイクダウン達成時間
Ｔｂ３ 第３のブレイクダウン達成時間
Ｔｂ４ 第４のブレイクダウン達成時間
ＲＣ１ 第１の時定数

Claims (30)

  1. 第１の電源系に属する第１の電源線と前記第１の電源系に属する第２の電源線との間にそれぞれ電気的に結合される、複数の第１のインターフェース回路と、
    前記第１の電源線に結合される第１のサージ電流経路と、前記第２の電源線に結合される第２のサージ電流経路とを有し、前記複数の第１のインターフェース回路の数より少ない数の第１の回路と、
    前記第１の電源系から独立した第２の電源系に属する第３の電源線と前記第２の電源系に属する第４の電源線との間にそれぞれ電気的に結合されると共に、前記複数の第１のインターフェース回路の対応するものにそれぞれ電気的に結合される、複数の第２のインターフェース回路と、
    前記第１の回路に結合される第３のサージ電流経路と、前記第３のサージ電流経路に結合される第１の抵抗と第１の容量とで与えられる第１の時定数と、を有し、前記複数の第２のインターフェース回路の数より少ない数の第２の回路と、
    を少なくとも含む半導体装置。
  2. 前記複数の第１のインターフェース回路と、前記複数の第２のインターフェース回路と、前記第１の回路と、前記第２の回路とは、第１の論理回路構成を有する請求項１に記載の半導体装置。
  3. 前記第１の論理回路構成は、ＣＭＯＳインバータを含む請求項２に記載の半導体装置。
  4. 前記第２の回路に含まれるＣＭＯＳインバータを構成するトランジスタのゲート幅は、前記複数の第２のインターフェース回路の各々に含まれるＣＭＯＳインバータを構成するトランジスタのゲート幅より広い請求項３に記載の半導体装置。
  5. 前記第２の回路に含まれるｎチャネルトランジスタのゲート幅と、前記複数の第２のインターフェース回路に含まれる複数のｎチャネルトランジスタのゲート幅との合計は４５０μｍ以上であり、且つ、前記第２の回路に含まれるｐチャネルトランジスタのゲート幅と、前記複数の第２のインターフェース回路に含まれる複数のｐチャネルトランジスタのゲート幅の合計は４５０μｍ以上である請求項３又は４に記載の半導体装置。
  6. 前記第２の回路に含まれる前記トランジスタのゲート幅と、前記複数の第２のインターフェース回路に含まれる複数の前記トランジスタのゲート幅の合計との和が、予め定められた値となるよう、前記第２の回路に含まれる前記トランジスタのゲート幅が設定されている請求項４又は５に記載の半導体装置。
  7. 前記第１の回路に含まれるＣＭＯＳインバータを構成するトランジスタのゲート幅と、前記複数の第１のインターフェース回路の各々に含まれるＣＭＯＳインバータを構成するトランジスタのゲート幅とは、互いに等しい請求項３に記載の半導体装置。
  8. 前記第１の抵抗は、前記複数の第１のインターフェース回路と前記複数の第２のインターフェース回路との間にそれぞれ存在する複数の抵抗のいずれよりも小さい請求項１乃至７のいずれかに記載の半導体装置。
  9. 前記第１の容量は、トランジスタのゲート容量である請求項１乃至８のいずれかに記載の半導体装置。
  10. 前記第２の回路は、更に、前記第３の電源線に結合される第４のサージ電流経路と、前記第４の電源線に結合される第５のサージ電流経路とを有する請求項１乃至９のいずれかに記載の半導体装置。
  11. 前記第１の電源線と前記第３の電源線との間に結合されると共に、第１のブレークダウン達成時間を有する第１の保護回路と、
    前記第１の電源線と前記第４の電源線との間に結合されると共に、第２のブレークダウン達成時間を有する第２の保護回路と、
    前記第２の電源線と前記第４の電源線との間に結合されると共に、第３のブレークダウン達成時間を有する第３の保護回路と、
    前記第２の電源線と前記第３の電源線との間に結合されると共に、第４のブレークダウン達成時間を有する第４の保護回路と、
    を更に含み、
    前記第１の時定数は、前記第１のブレークダウン達成時間、前記第２のブレークダウン達成時間、前記第３のブレークダウン達成時間、及び前記第４のブレークダウン達成時間のいずれよりも長い請求項１乃至１０のいずれかに記載の半導体装置。
  12. 前記第２の回路は、出力を有しない請求項１乃至１１のいずれかに記載の半導体装置。
  13. 前記第２の回路は、前記第３のサージ電流経路に接続された入力とフローティングされた出力とを有する請求項１乃至１１のいずれかに記載の半導体装置。
  14. 前記第１の回路の数及び前記第２の回路の数は、共に１である請求項１乃至１３のいずれかに記載の半導体装置。
  15. 前記第１の容量は、キャパシタ素子の容量である請求項１に記載の半導体装置。
  16. 第１の電源系に属する第１の電源線と第２の電源線との間にそれぞれ電気的に結合される、複数の第１のインターフェース回路と、
    前記第１の電源線に結合される第１のサージ電流経路と、前記第２の電源線に結合される第２のサージ電流経路と、第３のサージ電流経路に電気的に接続される入力を有し且つ出力を有さない第１のダミー論理回路と、
    を少なくとも含む半導体装置。
  17. 前記第１のダミー論理回路は、少なくとも１つのトランジスタを有し、前記トランジスタのゲート幅は、前記複数の第１のインターフェース回路の各々に含まれるトランジスタのゲート幅より広い請求項１６に記載の半導体装置。
  18. 第１の電源系に属する第１の電源線と第２の電源線との間にそれぞれ電気的に結合される、複数の第１のインターフェース回路と、
    前記第１の電源線に結合される第１のサージ電流経路と、前記第２の電源線に結合される第２のサージ電流経路と、第３のサージ電流経路に電気的に接続される入力とフローティングされた出力とを有する第１のダミー論理回路と、
    を少なくとも含む半導体装置。
  19. 前記第１の論理回路は、少なくとも１つのトランジスタを有し、前記トランジスタのゲート幅は、前記複数の第１のインターフェース回路の各々に含まれるトランジスタのゲート幅より広い請求項１８に記載の半導体装置。
  20. 第１の電源系に属する第１の電源線と前記第１の電源系に属する第２の電源線との間にそれぞれ電気的に結合される、複数の第１のインターフェース回路と、
    前記第１の電源線に結合される第１のサージ電流経路と、前記第２の電源線に結合される第２のサージ電流経路とを有し、前記複数の第１のインターフェース回路の数より少ない数の第１の回路と、
    前記第１の電源系から独立した第２の電源系に属する第３の電源線と前記第２の電源系に属する第４の電源線との間にそれぞれ電気的に結合されると共に、前記複数の第１のインターフェース回路の対応するものにそれぞれ電気的に結合される、複数の第２のインターフェース回路と、
    前記第３の電源線に結合される第３のサージ電流経路と、前記第４の電源線に結合される第４のサージ電流経路と、前記第１の回路に結合される第５のサージ電流経路と、前記第５のサージ電流経路に結合される入力とを有し、更に出力を有しない、前記複数の第２のインターフェース回路の数より少ない数の第２の回路と、
    を少なくとも含む半導体装置。
  21. 前記第２の回路は、少なくとも１つのトランジスタを有し、前記トランジスタのゲート幅は、前記複数の第２のインターフェース回路の各々に含まれるトランジスタのゲート幅より広い請求項２０に記載の半導体装置。
  22. 前記第２の回路は、前記第５のサージ電流経路に結合される第１の抵抗と第１の容量とで与えられる第１の時定数を更に有する請求項２０又は２１に記載の半導体装置。
  23. 前記第１の電源線と前記第３の電源線との間に結合されると共に、第１のブレークダウン達成時間を有する第１の保護回路と、
    前記第１の電源線と前記第４の電源線との間に結合されると共に、第２のブレークダウン達成時間を有する第２の保護回路と、
    前記第２の電源線と前記第４の電源線との間に結合されると共に、第３のブレークダウン達成時間を有する第３の保護回路と、
    前記第２の電源線と前記第３の電源線との間に結合されると共に、第４のブレークダウン達成時間を有する第４の保護回路と、
    を更に含み、
    前記第１の時定数は、前記第１のブレークダウン達成時間、前記第２のブレークダウン達成時間、前記第３のブレークダウン達成時間、及び前記第４のブレークダウン達成時間のいずれよりも長い請求項２２に記載の半導体装置。
  24. 第１の電源系に属する第１の電源線と前記第１の電源系に属する第２の電源線との間にそれぞれ電気的に結合される、複数の第１のインターフェース回路と、
    前記第１の電源線に結合される第１のサージ電流経路と、前記第２の電源線に結合される第２のサージ電流経路とを有し、前記複数の第１のインターフェース回路の数より少ない数の第１の回路と、
    前記第１の電源系から独立した第２の電源系に属する第３の電源線と第４の電源線との間にそれぞれ電気的に結合されると共に、前記複数の第１のインターフェース回路の対応するものにそれぞれ電気的に結合される、複数の第２のインターフェース回路と、
    前記第３の電源線に結合される第３のサージ電流経路と、前記第４の電源線に結合される第４のサージ電流経路と、前記第１の回路に結合される第５のサージ電流経路と、前記第５のサージ電流経路に結合される入力と、フローティングされた出力とを有する、前記複数の第２のインターフェース回路の数より少ない数の第２の回路と、
    を少なくとも含む半導体装置。
  25. 前記第２の回路は、少なくとも１つのトランジスタを有し、前記トランジスタのゲート幅は、前記複数の第２のインターフェース回路の各々に含まれるトランジスタのゲート幅より広い請求項２４に記載の半導体装置。
  26. 前記第２の回路は、前記第５のサージ電流経路に結合される第１の抵抗と第１の容量とで与えられる第１の時定数を更に有する請求項２４又は２５に記載の半導体装置。
  27. 前記第１の電源線と前記第３の電源線との間に結合されると共に、第１のブレークダウン達成時間を有する第１の保護回路と、
    前記第１の電源線と前記第４の電源線との間に結合されると共に、第２のブレークダウン達成時間を有する第２の保護回路と、
    前記第２の電源線と前記第４の電源線との間に結合されると共に、第３のブレークダウン達成時間を有する第３の保護回路と、
    前記第２の電源線と前記第３の電源線との間に結合されると共に、第４のブレークダウン達成時間を有する第４の保護回路と、
    を更に含み、
    前記第１の時定数は、前記第１のブレークダウン達成時間、前記第２のブレークダウン達成時間、前記第３のブレークダウン達成時間、及び前記第４のブレークダウン達成時間のいずれよりも長い請求項２６に記載の半導体装置。
  28. 第１の電源系に属する第１の電源線と前記第１の電源系に属する第２の電源線との間にそれぞれ電気的に結合される、複数の第１のインターフェース回路と、
    前記第１の電源線に結合される第１のサージ電流経路と、前記第２の電源線に結合される第２のサージ電流経路とを有し、前記複数の第１のインターフェース回路の数より少ない数の第１の回路と、
    前記第１の電源系から独立した第２の電源系に属する第３の電源線と第４の電源線との間にそれぞれ電気的に結合されると共に、前記複数の第１のインターフェース回路にそれぞれ電気的に結合される、複数の第２のインターフェース回路と、
    前記第１の電源線と前記第３の電源線との間に結合されると共に、第１のブレークダウン達成時間を有する第１の保護回路と、
    前記第１の電源線と前記第４の電源線との間に結合されると共に、第２のブレークダウン達成時間を有する第２の保護回路と、
    前記第２の電源線と前記第４の電源線との間に結合されると共に、第３のブレークダウン達成時間を有する第３の保護回路と、
    前記第２の電源線と前記第３の電源線との間に結合されると共に、第４のブレークダウン達成時間を有する第４の保護回路と、
    前記第３の電源線に結合される第３のサージ電流経路と、前記第４の電源線に結合される第４のサージ電流経路と、前記第１の回路に結合される第５のサージ電流経路と、前記第５のサージ電流経路に結合される第１の抵抗と第１の容量とで与えられる第１の時定数であって且つ前記第１のブレークダウン達成時間、前記第２のブレークダウン達成時間、前記第３のブレークダウン達成時間、及び前記第４のブレークダウン達成時間のいずれよりも長い第１の時定数とを有すると共に、前記複数の第２のインターフェース回路の数より少ない数の第２の回路と、
    を少なくとも含む半導体装置。
  29. 前記第２の回路に含まれるトランジスタのゲート幅は、前記複数の第２のインターフェース回路の各々に含まれるトランジスタのゲート幅より広い請求項２８に記載の半導体装置。
  30. 前記第２の回路は、前記第５のサージ電流経路に結合される入力を有し、更に、出力を有さない請求項２９に記載の半導体装置。
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