JP2006093598A - 半導体集積回路 - Google Patents

Abstract

【課題】 それぞれ電源線が分離された複数の回路を有し、回路間に信号伝搬経路が配置された半導体集積回路においてＥＳＤ耐性を向上させる。
【解決手段】 第１および第２の電源線と、第１および第２の基準電位線と、前記第１および第２の電源線および前記第１および第２の基準電位線に接続された第１および第２の回路と、第１および第２の回路を接続する信号線と、前記第１の電源線と前記信号線との間に接続され前記第１の電源線および信号線間に過電圧が印加された場合に、前記過電圧の印加方向に応じて前記第１の電源線および前記信号線間に電流を流す保護素子と、前記第２の電源線と前記信号線との間に接続され前記信号線および前記第２の電源線間に過電圧が印加された場合に、前記過電圧の印加方向に応じて前記第２の電源線および前記信号線間に電流を流す保護素子とを備える。
【選択図】 図１

Description

本発明は、ＥＳＤ（Electro Static Discharge）保護回路を有する半導体集積回路に関する。

集積回路は年々微細化が進み、それに伴いトランジスタ等の半導体素子の静電破壊電圧が低下し、静電破壊保護回路（ＥＳＤ保護回路）が重要になっている。特にゲート絶縁膜の膜厚が１ｎｍ程度のＣＭＯＳ（Complementary Metal Oxide Semiconductor）薄膜素子では絶縁膜破壊電圧は４Ｖ程度しかない。

集積回路は大規模集積回路（ＬＳＩ）化も進み、集積回路外部から供給される電源および信号のための端子は１０００個を超えるものもある。集積回路のＥＳＤ（Electro Static Discharge：静電気放電）に対する耐性を確保するには集積回路のすべての端子間で適切なＥＳＤ保護がなされている必要がある。しかし端子数が多いほどＥＳＤ耐性を確保するのは困難である。例えば４角形のＬＳＩチップの相対する辺に置かれた端子間や対角に配置されたパッド間にＥＳＤ電圧が印加される場合は、問題が起きやすい。それはパッド間が遠いため、配線が長く、配線抵抗が大きくなることが一因で、このような場合にはＥＳＤ耐性は近接したパッド間の場合に比較して低いものとなる。

ＬＳＩの内部回路は動作機能により電源電圧が異なる場合がある。また同じ動作電圧の回路であっても、アナログ回路などはデジタル回路からの電源配線を経由したノイズの回り込みを避けるために、電源線や、基準電位線が分離される場合も多い。電源が分離された回路間はＥＳＤ耐性という観点では極めて弱く、ＥＳＤ保護ネットワーク設計上の課題が多い。

電源線が分離された回路間は通常完全に分離することはなく、複数ある基準電位線のうち１つを主たるＥＳＤ放電パスとして使用し、複数の基準電位線間は接続される。基準電位線間はノイズを避けるために互いに逆方向のダイオードを並列接続した、双方向ダイオードで接続が行われる場合もある。

電源線が分離された回路間でも互いに信号線で接続されている場合が多い。この信号線へ信号を出力する回路部分、あるいはこの信号線から信号が入力される回路部分をここでは信号境界部と呼ぶことにする。この信号境界部を介して、回路間で信号の転送が行われる。信号境界部は信号の入出力部に相当し、種々の回路の場合が考えられ、例えばインバータによるバッファ回路がある。

しかし、従来においては、ＬＳＩ内部において、それぞれ電源線が分離された複数の回路に関し、各回路が互いに信号線で接続されている場合は、各回路が互いに信号線で接続されていない場合に比べて、ＥＳＤ耐性が著しく弱くなる問題があった。
特開２０００−２６９４３２公報

本発明は、それぞれ電源線が分離された複数の回路を有し、回路間に信号伝搬経路が配置された半導体集積回路においてＥＳＤ耐性を向上させることを目的する。

本発明の一態様としての半導体集積回路は、第１および第２の電源電圧を供給するための第１および第２の電源端子と、前記第１および第２の電源端子に接続された第１および第２の電源線と、第１および第２の基準電位を供給するための第１および第２の基準電位端子と、前記第１および第２の基準電位端子に接続された第１および第２の基準電位線と、前記第１の電源線に接続された第１の内部回路電源端子と、前記第１の基準電位線に接続された第１の内部回路基準電位端子と、生成した信号を出力する信号出力端子とを有し、通常動作時に前記第１の電源電圧を受けて動作する第１の回路と、前記第２の電源線に接続された第２の内部回路電源端子と、前記第２の基準電位線に接続された第２の内部回路基準電位端子と、前記第１の回路によって生成された信号を入力する信号入力端子とを有し、通常動作時に前記第２の電源電圧を受けて動作する第２の回路と、前記信号出力端子と前記信号入力端子とを接続する信号線と、前記第１および第２の基準電位線同士を接続する基準電位線接続部と、前記第１の電源線と前記第１の基準電位線との間に前記第１の回路と並列に接続され、前記第１の回路の非動作時において前記第１の内部回路電源端子および前記第１の内部回路基準電位端子間に前記第１の電源電圧よりも高い過電圧が印加された場合にオンして、前記過電圧の印加方向に応じて前記第１の電源線から第１の基準電位線へまたはその逆へ電流を流すことにより前記第１の回路の静電破壊を防止する第１の保護素子と、前記第２の電源線と前記第２の基準電位線との間に前記第２の回路と並列に接続され、前記第２の回路の非動作時において前記第２の内部回路電源端子および前記第２の内部回路基準電位端子間に前記第２の電源電圧よりも高い過電圧が印加された場合にオンして、前記過電圧の印加方向に応じて前記第２の電源線から第２の基準電位線へまたはその逆へ電流を流すことにより前記第２の回路の静電破壊を防止する第２の保護素子と、前記第１の電源線と前記信号線との間に接続され、前記第１の回路の非動作時において前記第１の内部回路電源端子および前記信号出力端子間に前記第１の電源電圧よりも高い過電圧が印加された場合にオンして、前記過電圧の印加方向に応じて前記第１の電源線から前記信号線へまたはその逆へ電流を流すことにより前記第１の回路の静電破壊を防止する第３の保護素子と、前記第２の電源線と前記信号線との間に接続され、前記第２の回路の非動作時において前記信号入力端子および前記第２の内部回路電源端子間に前記第２の電源電圧よりも高い過電圧が印加された場合にオンして、前記過電圧の印加方向に応じて前記第２の電源線から前記信号線へまたはその逆へ電流を流すことにより前記第２の回路の静電破壊を防止する第４の保護素子と、を備える。

本発明により、それぞれ電源線が分離された複数の回路を有し、回路間に信号伝搬経路が配置された半導体集積回路においてＥＳＤ耐性を向上させることができる。

以下、図面を参照しながら、本発明の一実施の形態について説明する。

図１は、本発明の一実施の形態としての半導体集積回路の構成例を示すブロック図である。

図１の半導体集積回路は、大別して、回路１および回路２と、本発明の大きな特徴の１つであるＥＳＤ保護素子９およびＥＳＤ保護素子１０とを備える。

回路１は、回路要素として、内部回路１３、信号境界部１５、ＥＳＤ保護素子７、電源パッド３、基準電位パッド５、電源配線抵抗２１、基準電位線配線抵抗２３、電源線１７および基準電位線１９を有する。

電源パッド３と基準電位パッド５との間にはＥＳＤ保護素子７が接続されている。電源パッド３と、内部回路１３および信号境界部１５との間には電源線配線抵抗２１が接続されている。また、基準電位パッド５と、内部回路１３および信号境界部１５との間には基準電位線配線抵抗２３が接続されている。

一般に内部回路１３は多数の素子を含む回路で構成されている。電源線配線抵抗２１および基準電位線配線抵抗２３も同様に多数の抵抗素子で構成されるが、ここでは説明を簡単化するためにそれぞれ１つの抵抗で表してある。

内部回路１３は、内部回路電源端子４２、内部回路基準電位端子４４および内部回路信号端子４６を有し、内部回路信号端子４６は、後段の信号境界部１５における信号境界部信号端子５０に接続されている。

ここで内部回路信号端子４６は、半導体集積回路外部（例えば他のチップ）との入出力を行うものではなく、集積回路内部での信号の入出力を行うためのものである。半導体集積回路外部との入出力を行う信号端子は、図１の説明には現れないので、図示を省略している。

内部回路１３における内部回路電源端子４２、内部回路基準電位端子４４および内部回路信号端子４６はここではそれぞれ１つずつしか描かれていないが、実際の集積回路では通常それぞれの端子は複数あり、本実施例はこれを含む。ここでは簡単のためにそれぞれ１つの端子で表している。

内部回路電源端子４２は電源線１７に接続され、内部回路基準電位端子４４は基準電位線１９に接続されている。

信号境界部１５は信号境界部信号端子５０、他の電源系の回路へ接続される信号境界部信号端子５１、信号境界部電源端子４８および信号境界部基準電位端子５４を有している。信号境界部１５は例えばインバータを含む。信号境界部１５がインバータを含む場合、プルアップＰＭＯＳトランジスタのソースが信号境界部電源端子４８に接続され、ドレインがプルダウンＮＭＯＳトランジスタのドレインに接続され、プルダウンＮＭＯＳトランジスタのソースが信号境界部基準電位端子５４に接続される。両トランジスタのゲートが信号境界部信号端子５０に共通に接続され、出力が信号境界部信号端子５１に接続される。

信号境界部１５における信号境界部電源端子４８、信号境界部基準電位端子５４、信号境界部信号端子５０および信号境界部信号端子５１はここではそれぞれ１つづつしか描かれていないが、実際の集積回路では通常それぞれの端子は複数あり、本発明はこれを含む。ここでは簡単のためそれぞれ１端子ずつで表している。

信号境界部電源端子４８は電源線１７に接続され、信号境界部基準電位端子５４は基準電位線１９に接続されている。

回路２の構成は回路１と同様である。

すなわち、電源パッド４と基準電位パッド６との間にはＥＳＤ保護素子８が接続されている。電源パッド４と、内部回路１４および信号境界部１６との間には電源線配線抵抗２２が接続されている。また、基準電位パッド６と、内部回路１４および信号境界部１６との間には基準電位線配線抵抗２４が接続されている。

内部回路１４は、内部回路電源端子４３、内部回路基準電位端子４５および内部回路信号端子４７を有し、内部回路信号端子４７は、信号境界部１６における信号境界部信号端子５２に接続されている。

内部回路電源端子４３は電源線１８に接続され、内部回路基準電位端子４５は基準電位線２０に接続されている。

信号境界部１６は信号境界部信号端子５２、他の電源系の回路へ接続される信号境界部信号端子５３、信号境界部電源端子４９および信号境界部基準電位端子５５を有している。信号境界部１６は例えばインバータを含む。信号境界部１６がインバータを含む場合、プルアップＰＭＯＳトランジスタのソースが信号境界部電源端子４９に接続され、ドレインがプルダウンＮＭＯＳトランジスタのドレインに接続され、プルダウンＮＭＯＳトランジスタのソースが信号境界部基準電位端子５５に接続される。両トランジスタのゲートが共通に信号境界部信号端子５３に接続され、出力が信号境界部信号端子５２に接続される。

信号境界部電源端子４９は電源線１８に接続され、信号境界部基準電位端子５５は基準電位線２０に接続されている。

回路１における信号境界部１５の信号境界部信号端子５１と、回路２における信号境界部１６の信号境界部信号端子５３とは信号線５６によって接続されている。ここで信号線５６は、実際の集積回路では通常複数あり、本発明はこれを含む。ここでは、簡単のため１つのみを描いている。

信号線５６と、回路１における電源線１７との間にはＥＳＤ保護素子９が接続されており、信号線５６と回路２における電源線１８との間にはＥＳＤ保護素子１０が接続されている。

図１にはＥＳＤ保護素子９とＥＳＤ保護素子１０との２つのＥＳＤ保護素子のみが描かれているが、信号線５６が複数ある場合には、各信号線に対してＥＳＤ保護素子９およびＥＳＤ保護素子１０に相当するＥＳＤ保護素子がそれぞれ追加される。ここでＥＳＤ保護素子９およびＥＳＤ保護素子１０としては双方向にＥＳＤ放電を行う能力を有するものを用いる必要がある。

ＥＳＤ保護素子９およびＥＳＤ保護素子１０としては、例えば各々、１以上のダイオードを逆並列接続したもの、またはこの逆並列接続をさらに直列接続したものを用いることができる。この他、ゲートとソースとボディとが共通に接続された第１の端子と、ドレインに接続された第２の端子とを有するＭＯＳトランジスタを用いることもできる。

以下、このような半導体集積回路において、電源パッド３と電源パッド４との間にＥＳＤ電圧が印加された場合について説明する。電圧が印加される場合としては、例えば半導体集積回路装置の単独あるいは実装基板に搭載した状態において、ハンドリンクや運搬時に発生する静電気による過電圧が電源パッド３と電源パッド４との間に印加される場合がある。

ＥＳＤ電圧が電源パッド３および電源パッド４間に印加されて内部回路１３に通常動作電圧より高い過電圧が印加されると、ＥＳＤ保護素子７およびＥＳＤ保護素子８がオン状態となる。すると電源パッド３、ＥＳＤ保護素子７、基準電位線配線抵抗２３、基準電位線配線抵抗２４およびＥＳＤ保護素子８を経路として電源パッド４までＥＳＤ電流が流れる。但し、電源パッド３および電源パッド４間に印加されるＥＳＤ電圧の極性が逆の場合は、これと逆の電流経路となる。

一方、信号線５６を経由するＥＳＤ放電経路も存在する。これは電源パッド３から電源線配線抵抗２１、ＥＳＤ保護素子９、信号線５６、ＥＳＤ保護素子１０、電源線配線抵抗２２を経て電源パッド４に至る経路である。但し、上述と同様に、電源パッド３および電源パッド４間に印加される電圧の極性が逆の場合は、これと逆の電流経路となる。

ここで信号境界部１５および信号境界部１６が破壊する条件について考える。

前提として、信号線５６を経由するＥＳＤ電流は無視できるくらい小さく（基準電位線１９がＥＳＤ電流の主経路となるようにＥＳＤ保護素子７、８、９、１０のオン電圧とオン抵抗の値、および各抵抗２１〜２４の値が設計される）、したがって、電源線配線抵抗２１および電源線配線抵抗２２での電圧降下は無視できるとする。

信号境界部１５の信号境界部信号端子５１がハイレベルの出力状態となり、信号境界部電源端子４８と同じ電位になっているとする。より詳しくは、例えば信号境界部１５はインバータを含むとする。インバータの状態はフローティング状態と考えられ、このためノイズによりあらゆる状態があり得るが、ここでは、出力がハイレベルの状態を想定する。この状態はＥＳＤに対して最も弱い状態となる。この結果、信号線５６の電位は電源パッド３と同電位となる。

一方、信号境界部１６の信号境界部電源端子４９の電位は電源パッド４と同電位である。

したがって信号境界部信号端子５３および信号境界部電源端子４９間にはＥＳＤ電圧がかかることになる。

信号境界部信号端子５３および信号境界部電源端子４９間にはＥＳＤ保護素子１０が接続されており、このＥＳＤ保護素子１０が絶縁膜破壊電圧以下でクランプされれば、信号境界部１６は保護される。ＥＳＤ保護素子１０にてＥＳＤに対してクランプが行われる場合、ＥＳＤ保護素子１０にはＥＳＤ電流が流れる。このＥＳＤ電流が小さい範囲では信号境界部１５側における電流経路は信号境界部電源端子４８から信号境界部信号端子５１となる。

ここでＥＳＤ電流が大きくなり、ＥＳＤ電流が信号境界部１５の素子の許容電流を超えると、もはや信号境界部電源端子４８と信号境界部信号端子５１は同電位ではなくなり（信号境界部１５は微少寸法のトランジスタで構成されることが多く通常、電流駆動能力は低い）、電位差が生じる。ＥＳＤ電圧が高くなれば、この電位差も大きくなる。

しかし、破壊電圧に達する前にＥＳＤ保護素子９およびＥＳＤ保護素子１０がオン状態になりクランプするので、信号境界部１５および信号境界部１６は保護される。つまり信号境界部１５あるいは信号境界部１６が破壊されるのは、ＥＳＤ保護素子９およびＥＳＤ保護素子１０のいずれかのクランプ電圧が絶縁膜破壊電圧（例えば保護すべき信号境界部１５および信号境界部１６を構成するトランジスタにおけるゲート絶縁膜の絶縁破壊電圧）を超える場合である。

ＥＳＤ保護素子９およびＥＳＤ保護素子１０が同じ素子で構成されていれば、それぞれのクランプ電圧は等しい。回路１および回路２が同じ電源電圧で動作し、同じ絶縁膜破壊電圧の素子で構成されている場合には、信号境界部を経由する場合の破壊電圧（電源パッド３および電源パッド４間に印加される電圧）は絶縁膜破壊電圧の２倍となる。

一方、回路１は、ＥＳＤ保護素子７のクランプ電圧と基準電位線配線抵抗２３による電圧降下との和、すなわち電源線１７と基準電位線１９との電位差が回路１の絶縁膜破壊電圧を超えなければ破壊しない（基準電位線配線抵抗２３を流れる電流は電源線配線抵抗２１よりも十分に大きいので電源線配線抵抗２１の電圧降下は無視する）。回路２についても同様で、ＥＳＤ保護素子８のクランプ電圧と基準電位線配線抵抗２４による電圧降下との和、すなわち電源線１８と基準電位線２０との電位差が回路２の絶縁膜破壊電圧を超えなければ破壊しない（基準電位線配線抵抗２４を流れる電流は電源線配線抵抗２２よりも十分に大きいので電源線配線抵抗２２の電圧降下は無視する）。つまり基準電位線の放電経路に着目した場合、電源パッド３と電源パッド４との間には最大で絶縁膜破壊電圧の２倍までが許容される。

本発明者が本発明をなす以前に実施していた回路では図１の回路においてＥＳＤ保護素子９およびＥＳＤ保護素子１０が無く、電源パッド３および電源パッド４間の電圧が絶縁膜破壊電圧に達すると、信号境界部１５または信号境界部１６が破壊する問題があった（例えば信号境界部１５がインバータでプルアップＰＭＯＳトランジスタがオン状態の場合、電源バッド３および電源パッド４間の電圧が信号境界部信号端子５３および信号境界部電源端子１６にかかる）。これに対し、本実施の形態によれば、ＥＳＤ保護素子９およびＥＳＤ保護素子１０を電源線１７、１８と信号線５６との間に設けたことで、ＥＳＤ印加電圧の耐量を最大で２倍に拡大できたことになる。

ここでＥＳＤ保護素子７およびＥＳＤ保護素子８のクランプ電圧は通常は印加電圧の極性によって異なる。

例えばＥＳＤ保護素子としてｇｇＮＭＯＳ（Gate grounded NMOS）トランジスタを用いた場合、ドレインに正電圧が印加される場合には、スナップバック特性が示されると共に、ＰＮ接合の逆方向ブレークダウン電圧とチャネル抵抗による電圧降下とでクランプ電圧が決まる。一方、ドレインに負電圧が印加される場合にはＰＮ接合の順方向特性が示される。

このように、ＥＳＤ保護素子のクランプ電圧が印加電圧の極性によって異なる場合において、電源パッド間にＥＳＤ電圧が印加された場合、一方のＥＳＤ保護素子は逆方向特性、他方のＥＳＤ保護素子は順方向特性でクランプされるため、同時に同じ極性で動作することはない。よって、この場合、ＥＳＤ保護素子による保護限界は絶縁膜破壊電圧の２倍にはならない。

ここで、信号境界部のクランプに用いるＥＳＤ保護素子は、電源パッドおよび基準電位パッド間に用いるＥＳＤ保護素子に比べて、小さなサイズの素子を用いることができる。以下、これについてもう少し詳細に説明する。

保護素子サイズが小さいと放電できる電流許容量は少なくなり、オン時の端子間抵抗（オン抵抗）も大きい。通常、基準電位線はＥＳＤ電流の主要な放電経路とされるため、基準電位線配線抵抗２３および基準電位線配線抵抗２４はそれぞれ対応する電源線配線抵抗２１および電源線配線抵抗２２よりも低い。このため、信号線５６を経る放電経路の抵抗は基準電位線を経る放電経路の抵抗に比べて大きくなる。ＥＳＤの放電経路は、この２経路のみであり、各放電経路の合成抵抗にしたがって電流が分流する。概算で、ＥＳＤ保護素子９およびＥＳＤ保護素子１０のサイズをＥＳＤ保護素子７およびＥＳＤ保護素子８の１００分の１にしたとすれば、放電抵抗は１００倍異なることになる。したがって、信号線５６を経由する放電電流は、基準電位線を経由する放電電流に比べて１００分の１となる。このように通常、基準電位線をＥＳＤ電流の主要な放電経路とすることから他方の放電経路上のＥＳＤ保護素子はそのサイズが小さくとも問題ない。これにより回路サイズの上昇を可及的に抑えることができる。

図２は、本発明の実施の形態としての半導体集積回路の別の構成例を示すブロック図である。

図２では、図１に示す回路に対して、回路１側において信号線５６と基準電位線１９との間にＥＳＤ保護素子１１が接続され、回路２側において信号線５６と基準電位線２０との間にＥＳＤ保護素子１２が接続されている。ＥＳＤ保護素子１１およびＥＳＤ保護素子１２としては双方向にＥＳＤの放電能力を有するものを用いる必要がある。

ＥＳＤ保護素子１１およびＥＳＤ保護素子１２は、基準電位パッド５と電源パッド４との間にＥＳＤ電圧が印加された場合、および電源パッド３と基準電位パッド６との間にＥＳＤ電圧が印加された場合において、信号境界部１５および信号境界部１６の保護に有効である。また、デバイス帯電モデル（ＣＤＭ：Charged Device Model）によるサージ電圧に対しても効果がある。ＣＤＭによるサージ電圧では、試験されるチップすべてのＥＳＤ保護素子をＥＳＤ電流が流れるためである。

図３は、図１の半導体集積回路の具体例を示したブロック図である。

電源パッド３と基準電位パッド５との間にはＥＳＤ保護素子としてｇｇＮＭＯＳ（gate-grounded NMOS）トランジスタ３１が接続されている。また、電源パッド４と基準電位パッド６との間にはＥＳＤ保護素子としてｇｇＮＭＯＳトランジスタ３２が接続されている。ｇｇＮＭＯＳトランジスタは、ＮＭＯＳトランジスタにおけるゲート、ソース、ボディが互いに接続されたものであり、ドレインに正電圧が印加された場合にはスナップバック特性を示し、ドレインに負電圧が印加された場合にはＰＮ接合ダイオードの順方向特性を示す。

電源線１７と信号線５６との間にはＥＳＤ保護素子として、ダイオードを３段直列に接続したダイオード列を互いに逆方向に並列接続した双方向ダイオードチェーン３３が接続されている。また、信号線５６と電源線１８との間にはＥＳＤ保護素子として、ダイオードを３段直列に接続したダイオード列を互いに逆方向に並列接続した双方向ダイオードチェーン３４が接続されている。ここで双方向ダイオードチェーン３３および双方向ダイオードチェーン３４の段数（本例では３段）は、保護対象とされる回路１および回路２に用いられる素子の動作電圧および絶縁膜破壊電圧と、電源パッドおよび基準電位パッド間に接続されたＥＳＤ保護素子のトリガ電圧およびクランプ電圧とを勘案して設計される。

また、電源線１７および基準電位線１９間に信号境界部としてインバータ２９が接続されている。インバータ２９は、プルアップＰＭＯＳトランジスタ２５とプルダウンＮＭＯＳトランジスタ２７とを含む。プルアップＰＭＯＳトランジスタ２５およびプルダウンＮＭＯＳトランジスタ２７のゲートは内部回路信号端子４６に接続され、両トランジスタのドレインは信号線５６に接続されている。プルアップＰＭＯＳトランジスタ２５のソースは電源線１７に接続され、プルダウンＮＭＯＳトランジスタ２７のソースは基準電位線１９に接続されている。

内部回路電源線１８および基準電位線２０間に信号境界部としてインバータ３０が接続されている。インバータ３０は、プルアップＰＭＯＳトランジスタ２６とプルダウンＮＭＯＳトランジスタ２８とを含む。プルアップＰＭＯＳトランジスタ２６およびプルダウンＮＭＯＳトランジスタ２８のゲートは信号線５６に接続され、両トランジスタのドレインは内部回路信号端子４７に接続されている。プルアップＰＭＯＳトランジスタ２６のソースは電源線１８に接続され、プルダウンＮＭＯＳトランジスタ２８のソースは基準電位線２０に接続されている。

また、図１と異なり、図３においては、基準電位線間のノイズを避けるため、回路１と回路２とでそれぞれの基準電位線が分離され、双方向ダイオード対３７および双方向ダイオード対３８を介して、第３の基準電位線４１に接続されている。この第３の基準電位線４１が放電経路として用いられる。第３の基準電位線４１は基準電位パッド３９および基準電位パッド４０に接続されている。このように基準電位線４１をＥＳＤの放電経路とする場合には双方向ダイオード対１３７および双方向ダイオード対３８の順方向特性による電圧降下があるため、ＥＳＤ耐量は低くなる。

ここで、回路１および回路２が共に薄膜素子で構成されている場合などは、予め定められたＥＳＤ規格を適用しようとすると、本発明者が本発明をなす以前に実施していた上記回路例では基準電位線配線抵抗２３および基準電位線配線抵抗２４は限りなく０Ωに近い値が要求され、基準電位線配線抵抗２３および基準電位線配線抵抗２４の設計上のマージンは少ない。しかし本実施の形態によれば、電源パッド３と電源パッド４との間のクランプ電圧値を以前よりも高くできるため、基準電位線配線抵抗２３および基準電位線配線抵抗２４に対する要求が緩和され、設計上のマージンが広くなる。

図４は本実施の形態による効果を確認するための回路シミュレーションを行うための回路である。この回路は図２に示す回路の具体例である。

図４の回路では、図２におけるＥＳＤ保護素子７およびＥＳＤ保護素子８として、ダイオードトリガサイリスタ（ＤＴＳＣＲ）５７ａおよびダイオードトリガサイリスタ５７ｂを用いている。また、図２における信号境界部１５および信号境界部１６として、図３と同様に、インバータ２９およびインバータ３０を用いている。また、図２におけるＥＳＤ保護素子９〜１２として、ダイオードを３段に直列に接続したダイオード列を互いに逆方向に並列接続した双方向ダイオードチェーン３３〜３６を用いている。但し、ＥＳＤ保護素子の種類は重要ではなく、他の保護素子でも同様の効果が期待できる。

以下、図４の回路を用いて、人体モデル（ＨＢＭ：Human Body Model）によるサージ電圧が印加される場合をシミュレーションする。

ＥＳＤ電圧の印加は前述した最もＥＳＤ耐量が厳しくなる条件（インバータ２９におけるＰＭＯＳトランジスタ２５がオン）での電源パッド３および電源パッド４間の電圧印加とした。内部回路１３および内部回路１４はシミュレーション上特に重要でないので、内部回路１３における電源端子４２と、内部回路１４における信号端子４７、電源端子４３および基準電位端子４５とはいずれもオープンとした。内部回路１４における内部回路基準電位端子４４と信号端子４６とはインバータ２９をハイレベルの状態で動作させるために短絡した（図示せず）。上述したように、この状態が、ＥＳＤ耐量が最も低くなる状態である。

図５は、図４の回路を用いて、ＥＳＤ電圧としてＨＢＭサージ５０００Ｖを仮定して、回路シミュレーションした結果を示すグラフである。

横軸は時刻であり、縦軸は電圧である。

ＥＳＤ電圧印加時の電源パッド３および電源パッド４間の電圧は３０ｎｓ付近で６Ｖをわずかに上回っているのに対して、ＥＳＤ保護素子３３の両端電圧すなわち電源線１７および信号線５６間の電圧、並びにＥＳＤ保護素子１０の両端電圧すなわち信号線５６および電源線１８間の電圧は３．０Ｖ以下と、電源パッド３および電源パッド４間の電圧の半分程度であることがわかる。なお、図５のグラフにおいて、電源線１７および信号線５６間の電圧を示す曲線、および信号線５６および電源線１８間の電圧を示す曲線は重なっている。

また、内部回路１３における電源端子４２および基準電位端子４４間の電圧は、３．６Ｖ程度であり、内部回路１４における電源端子４３および基準電位端子４５間の電圧は、２．４Ｖ程度である。

本発明者が本発明をなす以前に実施していた半導体集積回路の構成（例えば図４において双方向ダイオードチェーン３３〜３６が無い構成）では、仮に内部回路の破壊電圧を４Ｖとした場合、電源パッド３および電源パッド４間の電圧（６Ｖ近く）が直接、例えば回路２におけるインバータ３０にかかるため、破壊を免れない。しかし本実施の形態によれば、内部回路１３、内部回路１４、信号境界部２９および信号境界部３０のいずれでも４Ｖ以下に抑制でき、破壊を免れることができる。

以上では図４の回路による効果を、ＨＢＭによるＥＳＤ電圧が印加された場合を例に説明したが、この他、上述したデバイス帯電モデル（ＣＤＭ：Charged Device Model）によりＥＳＤ電圧が印加された場合に対しても、同様の効果が期待できる。

ＣＤＭによるサージ電圧は他の試験規格であるＨＢＭ、マシンモデル（ＭＭ：Machine Model）に比べてサージ発生時間は短く、パルス幅１ｎｓ前後であるが、サージ電流は大きく、数アンペアから２０Ａ程度に達することもある。ＣＤＭはその短いパルス特性のため、ＥＳＤ保護素子には高速応答特性が要求されるという特徴がある。またＨＢＭ、ＭＭではデバイス外部に帯電体があり、そこからサージ電圧が印加されるが、これに対してＣＤＭではデバイス自身が帯電しサージ電圧の発生源となるという特徴もある。以前からの集積回路に設けられるＥＳＤ保護素子（例えば図１のＥＳＤ保護素子７、８）は、集積回路の外部と接続される電源端子、基準電位端子および信号端子等に接続されて、外部からのＥＳＤ電圧印加を遮断するように動作するが、デバイス内部から電圧が発生するＣＤＭでは必ずしも十分なＥＳＤ保護が実現できなかった。これに対し、本実施の形態によれば、集積回路内部において、電源端子および基準電位端子間のＥＳＤ保護素子を経由する経路に加えて、さらに別の放電経路を設けたため、ＣＤＭに対して効果的な保護を行うことが可能である。

図６は、図１の半導体集積回路を含む集積回路チップ７４の概略図である。

集積回路チップ内は大きく３つの回路、すなわち回路１、回路２および回路６７で構成されている。

各回路１、２、６７の電源は分離されており、各回路１、２、６７付近に、チップ外周部において、四角形の電源パッド３、電源パッド４および電源パッド５８が配置されている。

電源線および基準電位線はリング状になっていることから通常は電源リングと呼ばれる。電源リングは３つの電源に対応して３つに分断されている。電源線は、それぞれ電源線１７、電源線１８および電源線５９に分断されている。基準電位線は基準電位線１９、基準電位線２０および基準電位線６０に分断され、電源線１７、１８、５９と平行に電源線の外側に配置されている。

基準電位パッドは図面の簡略化のため図示していない。また電源パッドおよび基準電位パッド間に接続されるＥＳＤ保護素子（例えば図１におけるＥＳＤ保護素子７、８）は通常電源リングの下側（紙面に垂直な方向）に配置されるが、図面の簡略化のため、図示を省略している。

図６において、回路１における信号境界部１５（１）は、回路２における信号境界部１６（１）と信号線５６（１）で接続されている。信号線５６（１）は、ＥＳＤ保護素子９（１）を介して電源線１７に接続されると共にＥＳＤ保護素子１０（１）を介して電源線１８に接続され、これにより信号境界部のＥＳＤからの保護が行われる。

回路２における信号境界部１５（２）は、回路６７における信号境界部１６（２）と信号線５６（２）で接続されている。信号線５６（２）はＥＳＤ保護素子９（２）を介して電源線１８に接続されると共に、ＥＳＤ保護素子１０（２）を介して電源線５９に接続され、これにより信号境界部のＥＳＤからの保護が行われる。

回路６７は回路１に対し２箇所において接続されている。

一方は回路６７における信号境界部１５（３）と回路１における信号境界部１６（３）とが、信号線５６（３）によって接続されている。信号線５６（３）はＥＳＤ保護素子９（３）を介して電源線５９に接続されると共に、ＥＳＤ保護素子１０（３）を介して電源線１７と接続されている。

他方は回路６７における信号境界部１５（４）と回路１における信号境界部１６（４）とが信号線５６（４）によって接続されている。信号線５６（４）はＥＳＤ保護素子９（４）を介して電源線５９と接続されると共に、ＥＳＤ保護素子１０（４）を介して電源線１７と接続されている。

このように図６に示すチップでは、本発明の大きな特徴の１つとなるＥＳＤ保護素子９（１）〜９（４）、１０（１）〜１０（４）が、チップ内部に設けられることになる（以前からのＥＳＤ保護素子（図６において図示せず）は、上述したようにチップの外周付近の電源リングの下側に設けられる）。通常、チップ内部に大きなサイズのＥＳＤ保護素子を用いることは困難であるが、前述のように本実施の形態ではＥＳＤ保護素子のサイズは小さくて良いため、チップサイズを可及的に小さく抑えつつＥＳＤ耐量の大きな向上を図ることができる。

以上のように、本実施の形態によれば、互いに電源線が分離され信号伝搬経路（信号線）を有する回路間において、一方の電源線と信号線の間、および他方の電源線と信号線の間にそれぞれ双方向に通電可能なＥＳＤ保護素子を設けたことにより、ＥＳＤ耐性の大幅な向上が実現できる。

また、本実施の形態によれば新たに設けるＥＳＤ保護素子のサイズは小さくてよいため、チップサイズ増大や、配線総数の増加なども少なく、よってチップ単価の上昇も可及的に防止できる。

本発明の実施の形態としての半導体集積回路の構成を示すブロック図である。 発明の実施の形態としての半導体集積回路の他の構成を示すブロック図である。 図１の半導体集積回路の具体例を示したブロック図である。 本実施の形態による効果を確認するためのシミュレーションを行うための回路の構成を示すブロック図である。 ４の回路を用いてシミュレーションした結果を示すグラフである。 図１の半導体集積回路を含む集積回路チップの概略図である。

符号の説明

１、２、６７ 回路
３、４、５８ 電源パッド
５、６、３９、４０ 基準電位パッド
７〜１２ ＥＳＤ保護素子
１３、１４ 内部回路
１５、１６ 信号境界部
１７、１８、５９ 電源線
１９、２０、４１、６０ 基準電位線
２１、２２ 電源線配線抵抗
２３、２４ 基準電位線配線抵抗
２５、２６ プルアップＰＭＯＳＦＥＴ
２７、２８ プルダウンＮＭＯＳＦＥＴ
２９、３０ インバータ
３１、３２ ｇｇＮＭＯＳトランジスタ
３３〜３６ 双方向ダイオードチェーン
３７、３８ 双方向ダイオード対
４２、４３ 内部回路電源端子
４４、４５ 内部回路基準電位端子
４６、４７ 内部回路信号端子
４８、４９ 信号境界部電源端子
５０〜５３ 信号境界部信号端子
５４、５５ 信号境界部基準電位端子
５６ 信号線
５７ ダイオードトリガサイリスタ
７４ 集積回路チップ

Claims (5)

1. 第１および第２の電源電圧を供給するための第１および第２の電源端子と、
   前記第１および第２の電源端子に接続された第１および第２の電源線と、
   第１および第２の基準電位を供給するための第１および第２の基準電位端子と、
   前記第１および第２の基準電位端子に接続された第１および第２の基準電位線と、
   前記第１の電源線に接続された第１の内部回路電源端子と、前記第１の基準電位線に接続された第１の内部回路基準電位端子と、生成した信号を出力する信号出力端子とを有し、通常動作時に前記第１の電源電圧を受けて動作する第１の回路と、
   前記第２の電源線に接続された第２の内部回路電源端子と、前記第２の基準電位線に接続された第２の内部回路基準電位端子と、前記第１の回路によって生成された信号を入力する信号入力端子とを有し、通常動作時に前記第２の電源電圧を受けて動作する第２の回路と、
   前記信号出力端子と前記信号入力端子とを接続する信号線と、
   前記第１および第２の基準電位線同士を接続する基準電位線接続部と、
   前記第１の電源線と前記第１の基準電位線との間に前記第１の回路と並列に接続され、前記第１の回路の非動作時において前記第１の内部回路電源端子および前記第１の内部回路基準電位端子間に前記第１の電源電圧よりも高い過電圧が印加された場合にオンして、前記過電圧の印加方向に応じて前記第１の電源線から第１の基準電位線へまたはその逆へ電流を流すことにより前記第１の回路の静電破壊を防止する第１の保護素子と、
   前記第２の電源線と前記第２の基準電位線との間に前記第２の回路と並列に接続され、前記第２の回路の非動作時において前記第２の内部回路電源端子および前記第２の内部回路基準電位端子間に前記第２の電源電圧よりも高い過電圧が印加された場合にオンして、前記過電圧の印加方向に応じて前記第２の電源線から第２の基準電位線へまたはその逆へ電流を流すことにより前記第２の回路の静電破壊を防止する第２の保護素子と、
   前記第１の電源線と前記信号線との間に接続され、前記第１の回路の非動作時において前記第１の内部回路電源端子および前記信号出力端子間に前記第１の電源電圧よりも高い過電圧が印加された場合にオンして、前記過電圧の印加方向に応じて前記第１の電源線から前記信号線へまたはその逆へ電流を流すことにより前記第１の回路の静電破壊を防止する第３の保護素子と、
   前記第２の電源線と前記信号線との間に接続され、前記第２の回路の非動作時において前記信号入力端子および前記第２の内部回路電源端子間に前記第２の電源電圧よりも高い過電圧が印加された場合にオンして、前記過電圧の印加方向に応じて前記第２の電源線から前記信号線へまたはその逆へ電流を流すことにより前記第２の回路の静電破壊を防止する第４の保護素子と、
   を備えた半導体集積回路。
2. 前記信号線と前記第１の基準電位線との間に接続され、前記信号出力端子および前記第１の内部回路基準電位端子間に前記第１の電源電圧よりも高い過電圧が印加された場合にオンして、前記過電圧の印加方向に応じて前記信号線から前記第１の基準電位線へまたはその逆へ電流を流すことにより前記第１の回路の静電破壊を防止する第５の保護素子と、
   前記信号線と前記第２の基準電位線との間に接続され、前記信号入力端子および前記第２の内部回路基準電位端子間に前記第２の電源電圧よりも高い過電圧が印加された場合にオンして、前記過電圧が印加された方向に応じて前記信号線から前記第２の基準電位線へまたはその逆へ電流を流すことにより前記第２の回路の静電破壊を防止する第６の保護素子と、
   を備えた請求項１に記載の半導体集積回路。
3. 前記第３の保護素子および前記第４の保護素子は、各々、１以上のダイオードを逆並列接続したもの、またはダイオードを逆並列接続したものを複数段直列に接続したものであることを特徴とする請求項１又は２に記載の半導体集積回路。
4. 前記第３の保護素子および前記第４の保護素子は、各々、ＭＯＳトランジスタを含み、ゲートとソースとボディとに共通に接続された第１の端子と、ドレインに接続された第２の端子とを有することを特徴とする請求項１又は２に記載の半導体集積回路。
5. 前記第１の回路は、その出力部として、一端が前記第１の電源線に接続され他端が前記第１の基準電位線に接続され出力が前記信号線に接続された第１のインバータを有し、
   前記第２の回路は、その入力部として、一端が前記第２の電源線に接続され他端が前記第２の基準電位線に接続され入力が前記信号線に接続された第２のインバータを有する、
   ことを特徴とする請求項１乃至４のいずれかに記載の半導体集積回路。

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