JP2013030573A - 半導体装置 - Google Patents

Abstract

【課題】異なる電源系統を含む半導体装置において、静電気による破壊から出力回路を保護する保護素子を備えた半導体装置の提供。
【解決手段】半導体装置は、第１の電源電圧と第１の接地電圧からなる第１の電源系統と、第２の電源電圧と第２の接地電圧からなる第２の電源系統と、第２の電源系統から電源供給を受ける出力回路と、第１の電源系統から電源供給を受け、出力回路を駆動する信号を出力する第１の駆動回路と、第１の接地電圧と第２の接地電圧との間に接続された第１の保護回路と、一端が、出力回路の出力ノードに接続され、他の一端が、第１の接地電圧に接続されている第１の保護素子と、を備えている。
【選択図】図１

Description

本発明は、半導体装置に関する。特に、静電気保護回路を備える半導体装置に関する。

半導体装置には、電源電圧の絶対最大定格が定められている。この絶対最大定格を超えた電圧が、半導体装置に印加された場合には、半導体装置が破壊される場合がある。このような絶対最大定格を超えた電圧が半導体装置に印加される場合として、半導体装置の外部から侵入するＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ；静電気放電）が挙げられる。

ここで、特許文献１において、Ｎチャンネル型ＭＯＳトランジスタのゲート、ソース及び基板電位を接地電位に接続したＧＧＮＭＯＳ（Ｇａｔｅ Ｇｒｏｕｎｄｅｄ ＮＭＯＳ）トランジスタをＥＳＤ保護回路として用いる技術が開示されている。

さらに、特許文献２において、異なる電源系統を含む半導体装置において、異なる電源系統間の端子間に接続されたダイオード素子をＥＳＤ保護回路として用いる技術が開示されている。

特開２００４−３０４１３６号公報 特開２０１０−２０５８７１号公報

なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。

上述のように、半導体装置に対するＥＳＤ保護回路として、各種の提案がなされている。しかし、いずれの場合であっても、静電気によって半導体装置が破壊される可能性がある。

特許文献１で開示されたＧＧＮＭＯＳトランジスタは、同一の電源系統から電源供給を受ける回路の静電気保護に対しては有効であるが、異なる電源系統と接続された回路を保護するには問題がある。即ち、特許文献１で開示されたＧＧＮＭＯＳトランジスタだけでは、異なる電源系統の境界に配置された回路を相互に接続するノードを介して印加される静電気に対しては有効ではない。

さらに、特許文献２で開示されたＥＳＤ保護回路（ダイオード素子）を用いたとしても、半導体装置に異なる電源系統が含まれ、出力トランジスタを備える出力回路の電源系統と出力回路を駆動する回路の電源系統とが、異なる場合には静電気により出力トランジスタが破壊される恐れがある。信号を出力する出力パッドが形成される位置が、ダイオード素子から離れていると、放電経路上の抵抗値が上昇し、その影響が顕在化するためである。その結果、半導体装置に含まれる出力トランジスタが、静電気によって破壊される可能性がある。なお、出力トランジスタを備える出力回路の電源系統と、出力回路を駆動する回路の電源系統が、異なる場合に、出力トランジスタが破壊される理由については後述する。

以上のとおり、異なる電源系統を含む半導体装置において、出力トランジスタに対するＥＳＤ保護回路には、解決すべき問題点が存在する。そのため、異なる電源系統を含む半導体装置において、静電気による破壊から出力トランジスタを保護する保護素子を備えた半導体装置が、望まれる。

本発明の第１の視点によれば、第１の電源電圧と第１の接地電圧からなる第１の電源系統と、第２の電源電圧と第２の接地電圧からなる第２の電源系統と、前記第２の電源系統から電源供給を受ける出力回路と、前記第１の電源系統から電源供給を受け、前記出力回路を駆動する信号を出力する第１の駆動回路と、前記第１の接地電圧と前記第２の接地電圧との間に接続された第１の保護回路と、一端が、前記出力回路の出力ノードに接続され、他の一端が、前記第１の接地電圧に接続されている第１の保護素子と、を備える半導体装置が提供される。

本発明の第２の視点によれば、第１の電源電圧と第１の接地電圧からなる第１の電源系統と、第２の電源電圧と第２の接地電圧からなる第２の電源系統と、前記第１の電源電圧と前記第１の接地電圧の間に接続された第１のＧＧＮＭＯＳ（Ｇａｔｅ Ｇｒｏｕｎｄｅｄ ＮＭＯＳ）トランジスタと、前記第１の電源系統から電源供給を受ける第１の回路と、前記第１の回路と接続され、前記第２の電源系統から電源供給を受ける第２の回路と、前記第２の回路と接続され、前記第２の電源系統から電源供給を受ける出力回路と、前記第２の電源電圧と前記第２の接地電圧の間に接続された第２のＧＧＮＭＯＳトランジスタと、前記第１の接地電圧と前記第２の接地電圧との間に接続された第１のダイオード素子と、前記第１の接地電圧と前記第２の接地電圧との間に、前記第１のダイオード素子とは相対する方向で接続された第３のダイオード素子と、前記出力回路の出力ノードと、前記第２の電源電圧の間に接続された第３のダイオード素子と、前記出力回路の出力ノードと、前記第１の接地電圧の間に接続された第４のダイオード素子と、を備える半導体装置が提供される。

本発明の第３の視点によれば、第１の電源電圧と第１の接地電圧からなる第１の電源系統と、第２の電源電圧と第２の接地電圧からなる第２の電源系統と、前記第１の電源電圧と前記第１の接地電圧の間に接続された第１のＧＧＮＭＯＳ（Ｇａｔｅ Ｇｒｏｕｎｄｅｄ ＮＭＯＳ）トランジスタと、前記第１の電源系統から電源供給を受ける第１の回路と、前記第１の回路と接続され、前記第２の電源系統から電源供給を受ける第２の回路と、前記第２の回路と接続され、前記第２の電源系統から電源供給を受ける出力回路と、前記第２の電源電圧と前記第２の接地電圧の間に接続された第２のＧＧＮＭＯＳトランジスタと、前記第１の接地電圧と前記第２の接地電圧との間に接続された第１のＭＯＳトランジスタと、前記第１の接地電圧と前記第２の接地電圧との間に、前記第１のＭＯＳトランジスタとは相対する方向で接続された第２のＭＯＳトランジスタと、前記出力回路の出力ノードと、前記第２の電源電圧の間に接続された第３のダイオード素子と、前記出力回路の出力ノードと、前記第１の接地電圧の間に接続された第４のダイオード素子と、を備える半導体装置が提供される。

本発明の各視点によれば、異なる電源系統を含む半導体装置において、静電気による破壊から出力トランジスタを保護する保護素子を備えた半導体装置が、提供される。

本発明の一実施形態の概要を説明するための図である。 異なる電源系統を含む半導体装置とそのＥＳＤ保護回路の一例を示す図である。 図２に示す半導体装置に対してＥＳＤ保護回路を追加した際の一例を示す図である。 図３に示す半導体装置において、出力回路を含む場合の構成の一例を示す図である。 図４に示す半導体装置において、第２の接地電位配線Ｌ０４上の抵抗の影響が顕在化した場合の一例を示す図である。 本発明の第１の実施形態に係る半導体装置１の内部構成の一例を示す図である。 本発明の第２の実施形態に係る半導体装置２の内部構成の一例を示す図である。 本発明の第２の実施形態に係る半導体装置２の内部構成の別の一例を示す図である。

初めに、図１を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。

上述のように、半導体装置に異なる電源系統が含まれ、出力トランジスタを備える出力回路の電源系統と、出力回路を駆動する回路の電源系統が、異なる場合には静電気により出力トランジスタが破壊される恐れがある。そのため、異なる電源系統を含む半導体装置において、静電気による破壊から出力回路を保護する保護素子を備えた半導体装置が、望まれる。

そこで、一例として図１に示す半導体装置を提供する。図１に示す半導体装置は、第１の電源電圧と第１の接地電圧からなる第１の電源系統と、第２の電源電圧と第２の接地電圧からなる第２の電源系統と、第２の電源系統から電源供給を受ける出力回路と、第１の電源系統から電源供給を受け、出力回路を駆動する信号を出力する第１の駆動回路と、第１の接地電圧と第２の接地電圧との間に接続された第１の保護回路と、一端が、出力回路の出力ノードに接続され、他の一端が、第１の接地電圧に接続されている第１の保護素子と、を備えている。

図１に示す第１の保護素子は、外部から印加される静電気から、出力回路を保護するためのものである。ここで、第１の保護素子が第２の接地電圧と接続され、さらに、第１の接地電圧と第２の接地電圧が、第１の保護回路（例えば、ダイオード素子）を介して接続されている場合には、出力ノードから印加された静電気の放電経路は、第２の接地電圧、第１の保護回路、第１の接地電圧となる。

しかし、放電時の第１の保護回路の導通抵抗が影響し、放電経路の抵抗値が上昇してしまう。そのため、放電経路の放電能力が相対的に低下し、出力回路に含まれる出力トランジスタを破壊する可能性がある。そこで、第１の接地電圧と第２の接地電圧との間に接続されるダイオード等の保護素子の影響を排除するため、第１の保護素子を直接第１の接地電圧に接続する。その結果、放電経路の放電能力が低下することはなく、出力回路を保護することができる。

本発明において下記の形態が可能である。

［形態１］上記第１の視点に係る半導体装置のとおりである。

［形態２］前記第１の保護回路は、前記第１の接地電圧と前記第２の接地電圧との間に接続された第１のダイオード素子と、前記第１の接地電圧と前記第２の接地電圧との間に、前記第１のダイオード素子とは相対する方向で接続された第２のダイオード素子と、を含むことが好ましい。

［形態３］前記第１の保護回路は、前記第１の接地電圧と前記第２の接地電圧との間に接続され、ゲートが第１の接地電位配線に接続された第１のＭＯＳトランジスタと、前記第１の接地電圧と前記第２の接地電圧との間に接続され、ゲートが第２の接地電位配線に接続された第２のＭＯＳトランジスタと、を含むことが好ましい。

［形態４］前記出力ノードは、第３のダイオード素子を介して前記第２の電源電圧と接続され、前記第１の保護素子は、第４のダイオード素子であって、前記第４のダイオード素子のカソードは、前記出力ノードに接続され、アノードは、前記第１の接地電圧に接続されていることが好ましい。

［形態５］半導体装置は、第２の電源系統から電源供給を受け、前記第１の駆動回路が出力する信号を受け付け、前記出力回路に対して、前記出力回路を駆動する信号を出力する第２の駆動回路を備えることが好ましい。

［形態６］半導体装置は、さらに、前記第１の接地電圧と、前記第２の接地電圧と、の間に接続されている第２の保護素子を備えることが好ましい。

［形態７］前記第２の保護素子は、第５のダイオード素子であり、前記第５のダイオード素子のカソードは、前記第１の接地電圧に接続され、アノードは、前記第２の接地電圧に接続されることが好ましい。

［形態８］前記出力回路は、出力ＭＯＳトランジスタと、一端が、前記出力ＭＯＳトランジスタのドレインと接続された抵抗と、を含み、前記抵抗の他の一端を前記出力ノードとすることが好ましい。

［形態９］上記第２の視点に係る半導体装置のとおりである。

［形態１０］半導体装置は、さらに、前記第１の接地電圧と前記第２の接地電圧との間に接続された第５のダイオード素子を備えることが好ましい。

［形態１１］半導体装置は、さらに、前記第１の接地電圧と前記第２の接地電圧との間に接続された第３のＭＯＳトランジスタを備えることが好ましい。

［形態１２］上記第３の視点に係る半導体装置のとおりである。

［形態１３］半導体装置は、さらに、前記第１の接地電圧と前記第２の接地電圧との間に接続された第５のダイオード素子を備えることが好ましい。

［形態１４］半導体装置は、さらに、前記第１の接地電圧と前記第２の接地電圧との間に接続された第３のＭＯＳトランジスタを備えることが好ましい。

次に、ＥＳＤ保護回路を含む半導体装置について、図面を参照して詳しく説明する。

上述のように、半導体装置に対する静電気保護については、各種の提案がなされている。しかし、いずれの場合であっても、静電気によって半導体装置が破壊される可能性がある。

特許文献１で開示されたＧＧＮＭＯＳトランジスタは、同一の電源系統から電源供給を受ける回路の静電気保護に対しては有効であるが、異なる電源系統と接続された回路を保護するには問題がある。

図２は、異なる電源系統を含む半導体装置とそのＥＳＤ保護回路の一例を示す図である。

図２には、第１の電源系統（電源電圧ＶＤＤ１、接地電圧ＶＳＳ１）に接続された第１の回路１０と、第２の電源系統（電源電圧ＶＤＤ２、接地電圧ＶＳＳ２）に接続された第２の回路２０が含まれている。

第１の回路１０は、Ｎチャンネル型ＭＯＳトランジスタＮ０１とＰチャンネル型ＭＯＳトランジスタＰ０１から構成されている。第２の回路２０は、Ｎチャンネル型ＭＯＳトランジスタＮ０２とＰチャンネル型ＭＯＳトランジスタＰ０２から構成されている。さらに、第１の回路１０と第２の回路２０を静電気から保護するためのＥＳＤ保護回路として、ＧＧＮＭＯＳトランジスタＧ０１及びＧ０２が、それぞれ、含まれている。第１の回路１０と第２の回路２０は、ノードＳ１を介して接続されている。

なお、以下の説明では、電源電圧ＶＤＤ１から電圧を供給する配線をＬ０１、接地電圧ＶＳＳ１から電圧を供給する配線をＬ０２、電源電圧ＶＤＤ２から電圧を供給する配線をＬ０３、接地電圧ＶＳＳ２から電圧を供給する配線をＬ０４、とそれぞれ定める。

図２に示す半導体装置において、電源電圧ＶＤＤ１と接地電圧ＶＳＳ２との間に、正電位の静電気が印加された場合、電源電圧ＶＤＤ１と接地電圧ＶＳＳ２との間に放電経路が存在しないため、図２の点線で示す経路で静電気は放電する。静電気は、Ｐチャンネル型ＭＯＳトランジスタＰ０１、ノードＳ１、Ｎチャンネル型ＭＯＳトランジスタＮ０２という経路で接地電圧ＶＳＳ２に放電される。その結果、Ｎチャンネル型ＭＯＳトランジスタＮ０２には、その絶対最大定格を超える電圧が印加されることが考えられ、Ｎチャンネル型ＭＯＳトランジスタＮ０２の破壊に至る。

そこで、特許文献２が開示するように、第１の接地電位配線Ｌ０２と第２の接地電位配線Ｌ０４の間にＥＳＤ保護回路を接続することが考えられる。

図３は、図２に示す半導体装置に対してＥＳＤ保護回路を追加した際の一例を示す図である。図３において図２と同一構成要素には、同一の符号を表し、その説明を省略する。

図３に示す半導体装置では、ダイオードＤ０１及びＤ０２が、第１の接地電位配線Ｌ０２と第２の接地電位配線Ｌ０４との間に双方向に接続されている。ダイオードＤ０１及びＤ０２は、上述の第１の保護回路に相当する。

図３に示す半導体装置において、電源電圧ＶＤＤ１と接地電圧ＶＳＳ２との間に、正電位の静電気が印加された場合、ＧＧＮＭＯＳトランジスタＧ０１が導通することで、接地電圧ＶＳＳ１に放電した後、ダイオードＤ０１を介して接地電圧ＶＳＳ２に放電される（図３の点線で示す経路）。

一方、電源電圧ＶＤＤ１と接地電圧ＶＳＳ２との間に、負電位の静電気が印加された場合、静電気は、ダイオードＤ０２、ＧＧＮＭＯＳトランジスタＧ０１を介して電源電圧ＶＤＤ１に放電される。

このように、第１の接地電位配線Ｌ０２と第２の接地電位配線Ｌ０４との間にダイオードＤ０１及びＤ０２を双方向に接続することで、電源電圧ＶＤＤ１と接地電圧ＶＳＳ２の間に静電気が印加された場合でも、電源電圧ＶＤＤ１と接地電圧ＶＳＳ２との間に放電経路が形成され、Ｎチャンネル型ＭＯＳトランジスタＮ０２の破壊を防ぐことができる。なお、電源電圧ＶＤＤ２と接地電圧ＶＳＳ１との間に静電気が印加された場合であっても、ＧＧＮＭＯＳトランジスタＧ０２とダイオードＤ０２によって、電源電圧ＶＤＤ２と接地電圧ＶＳＳ１との間に放電経路が形成される。

しかし、図３に示すＥＳＤ保護回路（ダイオードＤ０１及びＤ０２）を挿入したとしても、図３の点線で示す放電経路が高抵抗であれば、図２に示す放電経路が形成される可能性がある。そのため、図３に示す放電経路が低抵抗となるように半導体装置を設計する必要がある。より具体的には、ＧＧＮＭＯＳトランジスタＧ０１と、ダイオードＤ０１及びＤ０２のサイズを大きくすると共に、第１の接地電位配線Ｌ０２及び第２の接地電位配線Ｌ０４を低抵抗に設計する。

以上のように、接地電圧ＶＳＳ１と接地電圧ＶＳＳ２との間にダイオードＤ０１及びＤ０２を双方向に接続することで、異なる電源系統を含む半導体装置であっても、放電経路を形成することができる。その結果、信号の授受のために、異なる電源系統の境界に接続された回路が存在したとしても、このような回路を静電気による破壊から保護することができる。

しかし、異なる電源系統を含む半導体装置において、出力トランジスタを備える出力回路が第２の電源系統に接続され、出力回路を駆動する回路の一部が第１の電源系統に接続されている場合には、ＧＧＮＭＯＳトランジスタＧ０１及びＧ０２と、ダイオードＤ０１及びＤ０２と、によるＥＳＤ保護回路では静電気による破壊を保護できない場合がある。

図４は、図３に示す半導体装置において、出力回路を含む場合の構成の一例を示す図である。図４において図３と同一構成要素には、同一の符号を表し、その説明を省略する。

図４に示す出力回路３０には、出力トランジスタとしてＮチャンネル型ＭＯＳトランジスタＮ０３とＰチャンネル型ＭＯＳトランジスタＰ０３が含まれており、Ｎチャンネル型ＭＯＳトランジスタＮ０３は抵抗Ｒ０１を介して、Ｐチャンネル型ＭＯＳトランジスタＰ０３は抵抗Ｒ０２を介して、それぞれ出力パッド４０に接続されている。即ち、出力パッド４０が出力回路３０の出力ノードに相当する。抵抗Ｒ０１及びＲ０２は、出力トランジスタ（Ｎ０３、Ｐ０３）の駆動能力を考慮に入れつつ、その抵抗値を変更することで、出力パッド４０から出力される信号の立ち上がり時間及び立ち下り時間を所望の時間に調整するための抵抗である。

出力回路３０は、その前段の第２の回路２０からノードＳ２を介して、信号を受け取り出力パッド４０から出力する。さらに、第２の回路２０は、ノードＳ１を介して第１の回路１０から信号を受け取るものとする。即ち、第１の回路１０及び第２の回路２０は、出力回路３０の駆動回路であり、第１の回路１０は第１の電源系統から電源供給を受けているため、出力回路３０を駆動する回路の一部が異なる電源系統に接続されているといえる（第１の回路１０が上述の第１の駆動回路に相当し、第２の回路２０が上述の第２の駆動回路に相当する）。

さらに、出力トランジスタ（Ｎ０３、Ｐ０３）を静電気による破壊から保護する目的で、ダイオードＤ０３及びＤ０４が、それぞれ出力パッド４０と第２の電源電位配線Ｌ０３と第２の接地電位配線Ｌ０４の間に接続されている。より具体的には、ダイオードＤ０３のカソードは第２の電源電位配線Ｌ０３に接続され、アノードは出力パッド４０に接続されている。ダイオードＤ０４のカソードは出力パッド４０に接続され、アノードは第２の接地電位配線Ｌ０４に接続されている。

図４に示す半導体装置では、接地電圧ＶＳＳ２に静電気が印加された場合だけではなく、出力パッド４０に静電気が印加された場合にも、第１の電源系統と第２の電源系統との境界に接続されたＮチャンネル型ＭＯＳトランジスタＮ０２が破壊される可能性がある。

ここで、出力端子を複数備える半導体装置では、多数の出力パッドが半導体チップ上に形成されることになる。その際、出力パッドが形成される位置が、第１の接地電位配線Ｌ０２と第２の接地電位配線Ｌ０４との間に接続したダイオードＤ０１及びＤ０２から離れていると、放電経路となる第２の接地電位配線Ｌ０４上の抵抗値が上昇し、その影響が顕在化する。

図５は、図４に示す半導体装置において、第２の接地電位配線Ｌ０４上の抵抗の影響が顕在化した場合の一例を示す図である。図５の抵抗Ｒ０３が、第２の接地電位配線Ｌ０４上の抵抗を示している。なお、抵抗Ｒ０３は、第２の接地電位配線Ｌ０４の配線抵抗とダイオードＤ０１又はＤ０２が放電する際の導通抵抗を表すものとする。

図５において、電源電圧ＶＤＤ１に対して出力パッド４０に負電位の静電気が印加される場合を考える。

この際、抵抗Ｒ０３の抵抗値が十分低く、第２の接地電位配線Ｌ０４上の抵抗の影響が顕在化しない状況では、ダイオードＤ０４、ダイオードＤ０１、ＧＧＮＭＯＳトランジスタＧ０１という放電経路で静電気は放電される（図４の点線で示す経路）。しかし、抵抗Ｒ０３の抵抗値が高く、第２の接地電位配線Ｌ０４上の抵抗の影響が顕在化する状況下では、ダイオードＤ０４、Ｎチャンネル型ＭＯＳトランジスタＮ０２、ノードＳ１、Ｐチャンネル型ＭＯＳトランジスタＰ０１という放電経路が一部形成される（図５に点線で示す経路）。その結果、Ｎチャンネル型ＭＯＳトランジスタＮ０２が、静電気によって破壊される可能性がある。

続いて、具体的な実施の形態について、図面を参照してさらに詳しく説明する。

［第１の実施形態］
本発明の第１の実施形態について、図面を用いてより詳細に説明する。

図６は、本実施形態に係る半導体装置１の内部構成の一例を示す図である。図６において図４と同一構成要素には、同一の符号を表し、その説明を省略する。

図４に示す半導体装置と図６に示す半導体装置１の相違点は、ダイオードＤ０４を第２の接地電位配線Ｌ０４に接続せず、第１の接地電位配線Ｌ０２に接続する点である。

図６に示す半導体装置１に対して、出力パッド４０と電源電圧ＶＤＤ１との間に負電位の静電気が印加された場合、ダイオードＤ０４から接地電圧ＶＳＳ１へ放電した後、ＧＧＮＭＯＳトランジスタＧ０１を介して電源電圧ＶＤＤ１へ放電される（図６の点線で示す経路）。

このように、ダイオードＤ０４を第２の接地電位配線Ｌ０４に接続するのではなく、第１の接地電位配線Ｌ０２に接続することで、放電経路上の抵抗の影響を軽減することができる。より具体的には、半導体装置１に対して、出力パッド４０と電源電圧ＶＤＤ１との間に負電位の静電気が印加された場合、ダイオードＤ０１を介して放電せず、ダイオードＤ０１の導通抵抗が、放電経路上の抵抗として顕在化しない。

即ち、ダイオードＤ０１の放電時の導通抵抗の影響を受けず、放電経路（ダイオードＤ０４、ダイオードＤ０１、ＧＧＮＭＯＳトランジスタＧ０１）の放電能力が向上し、ノードＳ１を介した放電は発生しない。そのため、Ｎチャンネル型ＭＯＳトランジスタＮ０２を保護することができる。

［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。

図７は、本実施形態に係る半導体装置２の内部構成の一例を示す図である。図７において図６と同一構成要素には、同一の符号を表し、その説明を省略する。

図７に示す半導体装置２では、図６に示す半導体装置１に対して、第１の接地電位配線Ｌ０２と第２の接地電位配線Ｌ０４の間にダイオードＤ０５を追加している。

半導体装置２の回路図上では、ダイオードＤ０５はダイオードＤ０２と同じ接続状態になる。しかし、ダイオードＤ０２は、第１の電源系統から電源供給を受ける第１の回路領域（例えば、第１の回路１０）と、第２の電源系統から電源供給を受ける第２の回路領域（例えば、第２の回路２０、出力回路３０）と、の境界に配置されることが想定されるが、ダイオードＤ０５は、出力パッド４０の近傍に配置されることが好ましい。

第１の実施形態に係る半導体装置１では、ダイオードＤ０４の接続先を第２の接地電位配線Ｌ０４から第１の接地電位配線Ｌ０２に変更した。その際、Ｎチャンネル型ＭＯＳトランジスタＮ０３に接続する抵抗Ｒ０１の抵抗値が小さいと、上記の接続変更に伴って、Ｎチャンネル型ＭＯＳトランジスタＮ０３を介した放電が起きる可能性がある。そこで、そのような放電を防止する目的でダイオードＤ０５を付加する。

即ち、出力パッド４０と接地電圧ＶＳＳ２との間に負電位の静電気が印加された場合、第１の実施形態に係る半導体装置１では、出力パッド３０からダイオードＤ０４を介して接地電圧ＶＳＳ１に放電した後、ダイオードＤ０２を介して接地電圧ＶＳＳ２に放電するため、接地電圧ＶＳＳ２の放電能力が低下する恐れがあるためである（第２の接地電位配線Ｌ０４の配線抵抗が影響する）。

接地電圧ＶＳＳ２の放電能力が低下すると、第２の接地電位配線Ｌ０４に接続したＮチャンネル型ＭＯＳトランジスタＮ０３を介した放電が新たに起こり、Ｎチャンネル型ＭＯＳトランジスタＮ０３を破壊する可能性がある。そこで、第１の接地電位配線Ｌ０２と第２の接地電位配線Ｌ０４との間に接続したダイオードＤ０５を出力パッド４０の近傍に配置する。その結果、出力パッド４０と接地電圧ＶＳＳ２との間に負電位の静電気が印加されたとしても、ダイオードＤ０４、Ｄ０５を介して接地電圧ＶＳＳ２に放電される。その結果、Ｎチャンネル型ＭＯＳトランジスタＮ０３を保護することができる。

なお、半導体装置には複数の出力パッドが存在するが、各出力パッドにダイオードＤ０５に相当するダイオードを付加する形態だけではなく、２個ごと、又は、４個ごと、といったダイオードの配置であってもＮチャンネル型ＭＯＳトランジスタＮ０３（出力トランジスタ）の破壊を防止することができる。

ここで、第１の接地電位配線Ｌ０２と第２の接地電位配線Ｌ０４の間に接続されるＥＳＤ保護回路（第１の保護回路）は、必ずしもダイオード素子で構成されることを要しない。図８は、本実施形態に係る半導体装置２の内部構成の別の一例を示す図である。図８において図７と同一構成要素には、同一の符号を表し、その説明を省略する。

図８に示すように、ダイオードＤ０１をＮチャンネル型ＭＯＳトランジスタＮ０４に、ダイオードＤ０２をＮチャンネル型ＭＯＳトランジスタＮ０５に置き換えることも可能である。Ｎチャンネル型ＭＯＳトランジスタＮ０４のゲート及びソースは、第１の接地電位配線Ｌ０２に接続され、ドレインは第２の接地電位配線Ｌ０４に接続されている。同様に、Ｎチャンネル型ＭＯＳトランジスタＮ０５のゲート及びソースは、第２の接地電位配線Ｌ０４に接続され、ドレインは第１の接地電位配線Ｌ０２に接続されている。なお、第１の実施形態においても、第１の接地電位配線Ｌ０２と第２の接地電位配線Ｌ０４の間に接続されるＥＳＤ保護回路（第１の保護回路）を、Ｎチャンネル型ＭＯＳトランジスタＮ０４及びＮ０５により構成することができる。

さらに、ダイオードＤ０５に相当する保護回路についても、Ｎチャンネル型ＭＯＳトランジスタＮ０６を用いることができる（図８参照）。図８に示すＮチャンネル型ＭＯＳトランジスタＮ０６のソースは、第１の接地電位配線Ｌ０２に接続され、ドレインは第２の接地電位配線Ｌ０４に接続されている。さらに、ゲートは第２の接地電位配線Ｌ０４に接続されている。

なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１、２ 半導体装置
１０ 第１の回路
２０ 第２の回路
３０ 出力回路
４０ 出力パッド
Ｄ０１〜Ｄ０５ ダイオード
Ｇ０１、Ｇ０２ ＧＧＮＭＯＳ
Ｎ０１〜Ｎ０６ Ｎチャンネル型ＭＯＳトランジスタ
Ｐ０１〜Ｐ０３ Ｐチャンネル型ＭＯＳトランジスタ
Ｒ０１〜Ｒ０３ 抵抗

Claims (14)

1. 第１の電源電圧と第１の接地電圧からなる第１の電源系統と、
   第２の電源電圧と第２の接地電圧からなる第２の電源系統と、
   前記第２の電源系統から電源供給を受ける出力回路と、
   前記第１の電源系統から電源供給を受け、前記出力回路を駆動する信号を出力する第１の駆動回路と、
   前記第１の接地電圧と前記第２の接地電圧との間に接続された第１の保護回路と、
   一端が、前記出力回路の出力ノードに接続され、他の一端が、前記第１の接地電圧に接続されている第１の保護素子と、
   を備えることを特徴とする半導体装置。
2. 前記第１の保護回路は、
   前記第１の接地電圧と前記第２の接地電圧との間に接続された第１のダイオード素子と、
   前記第１の接地電圧と前記第２の接地電圧との間に、前記第１のダイオード素子とは相対する方向で接続された第２のダイオード素子と、
   を含む請求項１の半導体装置。
3. 前記第１の保護回路は、
   前記第１の接地電圧と前記第２の接地電圧との間に接続され、ゲートが第１の接地電位配線に接続された第１のＭＯＳトランジスタと、
   前記第１の接地電圧と前記第２の接地電圧との間に接続され、ゲートが第２の接地電位配線に接続された第２のＭＯＳトランジスタと、
   を含む請求項１の半導体装置。
4. 前記出力ノードは、第３のダイオード素子を介して前記第２の電源電圧と接続され、
   前記第１の保護素子は、第４のダイオード素子であって、前記第４のダイオード素子のカソードは、前記出力ノードに接続され、アノードは、前記第１の接地電圧に接続されている請求項１乃至３のいずれか一に記載の半導体装置。
5. 第２の電源系統から電源供給を受け、前記第１の駆動回路が出力する信号を受け付け、前記出力回路に対して、前記出力回路を駆動する信号を出力する第２の駆動回路を備える請求項１乃至４のいずれか一に記載の半導体装置。
6. さらに、前記第１の接地電圧と、前記第２の接地電圧と、の間に接続されている第２の保護素子を備える請求項１乃至５のいずれか一に記載の半導体装置。
7. 前記第２の保護素子は、第５のダイオード素子であり、前記第５のダイオード素子のカソードは、前記第１の接地電圧に接続され、アノードは、前記第２の接地電圧に接続される請求項６の半導体装置。
8. 前記出力回路は、出力ＭＯＳトランジスタと、一端が、前記出力ＭＯＳトランジスタのドレインと接続された抵抗と、を含み、前記抵抗の他の一端を前記出力ノードとする請求項１乃至７のいずれか一に記載の半導体装置。
9. 第１の電源電圧と第１の接地電圧からなる第１の電源系統と、
   第２の電源電圧と第２の接地電圧からなる第２の電源系統と、
   前記第１の電源電圧と前記第１の接地電圧の間に接続された第１のＧＧＮＭＯＳ（Ｇａｔｅ Ｇｒｏｕｎｄｅｄ ＮＭＯＳ）トランジスタと、
   前記第１の電源系統から電源供給を受ける第１の回路と、
   前記第１の回路と接続され、前記第２の電源系統から電源供給を受ける第２の回路と、
   前記第２の回路と接続され、前記第２の電源系統から電源供給を受ける出力回路と、
   前記第２の電源電圧と前記第２の接地電圧の間に接続された第２のＧＧＮＭＯＳトランジスタと、
   前記第１の接地電圧と前記第２の接地電圧との間に接続された第１のダイオード素子と、
   前記第１の接地電圧と前記第２の接地電圧との間に、前記第１のダイオード素子とは相対する方向で接続された第３のダイオード素子と、
   前記出力回路の出力ノードと、前記第２の電源電圧の間に接続された第３のダイオード素子と、
   前記出力回路の出力ノードと、前記第１の接地電圧の間に接続された第４のダイオード素子と、
   を備えることを特徴とする半導体装置。
10. さらに、前記第１の接地電圧と前記第２の接地電圧との間に接続された第５のダイオード素子を備える請求項９の半導体装置。
11. さらに、前記第１の接地電圧と前記第２の接地電圧との間に接続された第３のＭＯＳトランジスタを備える請求項９の半導体装置。
12. 第１の電源電圧と第１の接地電圧からなる第１の電源系統と、
    第２の電源電圧と第２の接地電圧からなる第２の電源系統と、
    前記第１の電源電圧と前記第１の接地電圧の間に接続された第１のＧＧＮＭＯＳ（Ｇａｔｅ Ｇｒｏｕｎｄｅｄ ＮＭＯＳ）トランジスタと、
    前記第１の電源系統から電源供給を受ける第１の回路と、
    前記第１の回路と接続され、前記第２の電源系統から電源供給を受ける第２の回路と、
    前記第２の回路と接続され、前記第２の電源系統から電源供給を受ける出力回路と、
    前記第２の電源電圧と前記第２の接地電圧の間に接続された第２のＧＧＮＭＯＳトランジスタと、
    前記第１の接地電圧と前記第２の接地電圧との間に接続された第１のＭＯＳトランジスタと、
    前記第１の接地電圧と前記第２の接地電圧との間に、前記第１のＭＯＳトランジスタとは相対する方向で接続された第２のＭＯＳトランジスタと、
    前記出力回路の出力ノードと、前記第２の電源電圧の間に接続された第３のダイオード素子と、
    前記出力回路の出力ノードと、前記第１の接地電圧の間に接続された第４のダイオード素子と、
    を備えることを特徴とする半導体装置。
13. さらに、前記第１の接地電圧と前記第２の接地電圧との間に接続された第５のダイオード素子を備える請求項１２の半導体装置。
14. さらに、前記第１の接地電圧と前記第２の接地電圧との間に接続された第３のＭＯＳトランジスタを備える請求項１２の半導体装置。

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