KR100885375B1 - 정전기 방지 회로를 포함하는 반도체 소자 - Google Patents

정전기 방지 회로를 포함하는 반도체 소자 Download PDF

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Abstract

본 발명은 면적 효율이 높으며, 메탈 라인의 기생저항에 의해 적은 영향을 받는 정전기 방지 회로를 포함하는 반도체 소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 외부에서 신호를 인가받는 입출력 패드; 전원전압을 전달하기 위한 제1 파워라인; 접지전압을 전달하기 위한 제2 파워라인; 상기 입출력 패드와 상기 제1 파워라인 사이에 접속된 복수의 다이오드를 포함하여 정전기를 방전하기 위한 제1 로컬 클램핑수단; 상기 입출력 패드와 상기 제2 파워라인 사이에 접속된 복따로 wnfRJf수의 다이오드를 포함하여 정전기를 방전하기 위한 제1 로컬 클램핑수단; 상기 제1 로컬 클램핑수단의 복수의 다이오드 사이의 연결 노드 중 어느 하나와 상기 제2 파워라인 사이에 접속되어 정전기를 방전하기 위한 제1 보조 로컬 클램핑수단; 상기 제2 로컬 클램핑수단의 복수의 다이오드 사이의 연결 노드 하나와 상기 제1 파워라인 사이에 접속되어 정전기를 방전하기 위한 제2 보조 로컬 클램핑수단; 상기 제1 및 제2 파워라인 사이에 위치하여 정전기를 방전시키기 위한 파워 클램핑수단; 및 상기 제1 및 제2 파워라인을 통해 구동전원을 인가받아, 상기 입출력 패드를 통해 인가되는 신호를 처리하기 위한 코어블럭을 구비하는 반도체소자를 제공한다.
Figure R1020070016542
정전기, 면적, 메탈 라인, 기생 저항, 다이오드

Description

정전기 방지 회로를 포함하는 반도체 소자{SEMICONDUCTOR DEVICE WITH ELECTROSTATIC PROTECTION CIRCUITS}
도 1을 일반적인 정전기 방전 회로를 포함하는 반도체 소자를 도시한 도면.
도 2는 종래기술에 따른 정전기 방전 회로를 포함하는 반도체 소자의 블록 구성도.
도 3은 본 발명의 일 실시 예에 따른 정전기 보호 회로를 포함하는 반도체소자의 블록 구성도.
도 4a는 하나의 다이오드만을 포함하는 경우를 도시한 도면.
도 4b는 N개의 다이오드가 직렬 연결된 경우를 도시한 도면.
도 4c는 도 4a 및 도 4b 각각의 전압 및 전류 특성을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
220 : 제1 로컬 클램핑부
240 : 제2 로컬 클램핑부
320 : 제1 보조 로컬 클램핑부
340 : 제2 보조 로컬 클램핑부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 메탈라인의 기생저항에 적은 영향을 받는 정전기 방전 회로를 포함하는 반도체 소자에 관한 것이다.
일반적으로, 반도체-칩의 제조과정에서 정전기 방전 보호 소자의 특성은 칩의 성능 및 칩 전체의 크기를 결정하는 중요한 요소이다. 특히, 칩의 전체 크기가 축소되고 그 집적도가 높아질수록, 정전기 방전 장치(ElectroStatic Discharge protecion device)에서 파워라인으로 사용되는 메탈 라인(metal bus line)의 저항이 정전기 방전 보호 회로의 성능을 저해할 수 있는 요소가 된다.
도 1을 일반적인 정전기 방전 회로를 포함하는 반도체 소자를 도시한 도면이다.
도 1을 참조하면, 일반적인 반도체 소자는 외부에서 신호를 인가받는 입출력 패드(Input/Output Pad, 42)와, 전원전압(VDD)을 인가받기 위한 전원패드(VDD Pad, 44)와, 접지전압(VSS)을 인가받기 위한 접지패드(VSS Pad, 46)와, 입출력 패드(42)와 전원패드(44) 사이, 접지패드(46)와 입출력 패드(42) 사이에 위치하여 정전기를 방전하기 위한 로컬 클램핑부(10)와, 접지패드(46)와 전원패드(44) 사이에 위치하여 정전기를 방전시키기 위한 파워 클램핑부(20)와, 입출력 패드(42)를 통해 인가되는 신호를 처리하기 위한 코어블럭(30)을 포함한다. 입출력 패드(42)와 코어블럭(30) 사이에는 정전기 방전 저항(Resd)이 배치된다.
도 1에 도시된 바와 같은, 반도체 소자에서 정전기 전류는 입출력 패드(42) 와, 전원패드(44)와, 접지패드(46) 중 임의의 2개 사이에 무작위로 발생할 수 있다. 따라서, 가능한 모든 형태의 정전기 스트레스(Electrostatic stress)에 대해 효과적으로 코어블록(30)을 보호하기 위해, 가능한 모든 조합에 대해 각각의 정전기를 방전하기 위한 블록(10, 20)들을 따로 구비한다. 즉, 로컬 클램핑부(10)는 입출력 패드(42)와 전원패드(44), 그리고 접지패드(46)와 입출력(42) 패드 사이에 배치되어, 정전기로부터 코어블록(30)을 보호하기 위한 블록이다. 그리고 파워 클램핑부(20)는 접지패드(46)와 전원패드(44) 사이에서 발생하는 정전기를 방전하기 위한 블록이다.
참고적으로, 로컬 클램핑부(10)는 다이오드, GGNMOS트랜지스터(Gate Grounded N-type MOSFET), 또는 GCNMOS(Gate Coupled N-type MOSFET)을 포함한다.
한편, 다음에서는 로컬 클램핑부가 다이오드로 구현된 경우에 따른 정전기 방전회로를 포함하는 반도체 소자에 관해 살펴보도록 한다.
도 2는 종래기술에 따른 정전기 방전 회로를 포함하는 반도체 소자의 블록 구성도이다.
도 2를 참조하여, 종래기술에 따른 반도체 소자는 외부에서 신호를 인가받는 입출력 패드(Input/Output Pad, 42)와, 전원전압(VDD)을 인가받기 위한 전원패드(VDD Pad, 44)와, 접지전압(VSS)을 인가받기 위한 접지패드(VSS Pad, 46)와, 전원패드로 인가되는 전원전압을 전달하기 위한 전원라인과, 접지패드로 인가되는 접지전압을 전달하기 위한 접지라인과, 입출력 패드(42)와 전원라인 사이, 접지라인과 입출력 패드(42) 사이에 다이오드를 포함하여 정전기를 방전하기 위한 로컬 클램핑부(50)와, 접지라인과 전원라인 사이에 위치하여 정전기를 방전시키기 위한 파워 클램핑부(20)와, 전원라인과 접지라인을 통해 구동전원을 인가받아, 입출력 패드(42)를 통해 인가되는 신호를 처리하기 위한 코어블럭(30)을 구비한다. 입출력 패드(42)와 코어블럭(30) 사이에는 정전기 방전 저항(Resd)이 배치된다.
여기서, 종래기술에 따른 반도체 소자 내 로컬 클램핑부(50)는 다이오드를 포함하여 구현한다. 또한, 전원라인과 접지라인은 메탈로 구현되므로, 도면에 도시된 바와 같이 각 메탈 라인이 갖는 기생저항을 Rbus로 나타낸다.
참고적으로, 도 1과 동일한 회로적 구현을 갖는 블록은 동일한 도면 부호를 부여한다.
한편, 각 입출력 패드(42)와, 전원패드(44)와, 접지패드(46) 사이에서 발생하는 전류의 흐름에 따른 모드를 간략히 살펴보도록 한다.
먼저, PD 모드의 전류는 입출력 패드(42)에서 로컬 클램핑부(50) 내 순방향의 다이오드와 전원라인(VDD_LN)을 거쳐 전원패드(44)로 흐른다.
그리고 ND 모드에서 전류는 전원패드(44)에서 파워 클랭핑부(20)와 접지라인(VSS_LN)과 로컬 클램핑부(50) 내 순방향 다이오드를 거쳐 입출력 패드(42)로 흐른다.
PS 모드에서 전류는 입출력 패드(42)에서 로컬 클램핑부(50) 내 순방향의 다이오드와 전원라인(VDD_LN)과 파워 클랭핑부(20)를 거쳐 접지패드(46)로 흐른다.
NS 모드에서 전류는 접지패드(46)에서 접지라인(VSS_LN)과 로컬 클램핑부(50) 내 순방향 다이오드를 거쳐 입출력 패드(42)로 흐른다.
종래기술에 따른 반도체 소자와 같이, 로컬 클램핑부에 다이오드를 포함하는 경우, PD 모드와 NS 모드에 대해서는 전원 및 접지라인의 기생저항에 대해 적은 영향을 받는다.
그러나, PS 모드와 ND 모드의 경우, 기생저항에 큰 영향을 받는다. 즉, 기생저항의 크기에 따라, 입출력 패드에 걸리는 전압이 허용된 전압보다 높아져, 정전기 방전 테스트 시 내부 회로의 손상을 유발하는 문제점이 있다.
따라서, 로컬 클랭핑부에 다이오드를 사용하는 경우, 기생저항은 수 Ω 미만으로 제한된다. 이러한 제약에도 불구하고, 다이오드를 사용하는 경우, 면적 효율성이 뛰어나기 때문에 위의 방식이 입출력 패드 부분에 많이 쓰인다.
한편, 앞서 언급한 바와 같이, 정전기 방전 회로에서, 메탈 라인의 기생 저항을 줄이는 것에는 한계가 있다. 이러한, 메탈 라인의 기생 저항의 제한은 정전기 방전을 위한 로컬 클램핑부 및 파워 클램핑부와 코어블록의 성능을 저해한다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 면적 효율이 높으며, 메탈 라인의 기생저항에 의해 적은 영향을 받는 정전기 방지 회로를 포함하는 반도체 소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따른 반도체 소자 는 외부에서 신호를 인가받는 입출력 패드; 전원전압을 전달하기 위한 제1 파워라인; 접지전압을 전달하기 위한 제2 파워라인; 상기 입출력 패드와 상기 제1 파워라인 사이에 접속된 복수의 다이오드를 포함하여 정전기를 방전하기 위한 제1 로컬 클램핑수단; 상기 입출력 패드와 상기 제2 파워라인 사이에 접속된 복수의 다이오드를 포함하여 정전기를 방전하기 위한 제1 로컬 클램핑수단; 상기 제1 로컬 클램핑수단의 복수의 다이오드 사이의 연결 노드 중 어느 하나와 상기 제2 파워라인 사이에 접속되어 정전기를 방전하기 위한 제1 보조 로컬 클램핑수단; 상기 제2 로컬 클램핑수단의 복수의 다이오드 사이의 연결 노드 하나와 상기 제1 파워라인 사이에 접속되어 정전기를 방전하기 위한 제2 보조 로컬 클램핑수단; 상기 제1 및 제2 파워라인 사이에 위치하여 정전기를 방전시키기 위한 파워 클램핑수단; 및 상기 제1 및 제2 파워라인을 통해 구동전원을 인가받아, 상기 입출력 패드를 통해 인가되는 신호를 처리하기 위한 코어블럭을 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일 실시 예에 따른 정전기 보호 회로를 포함하는 반도체소자의 블록 구성도이다.
도 3을 참조하면, 본 발명에 따른 반도체 소자는 외부에서 신호를 인가받는 입출력 패드(120)와, 전원전압(VDD)을 인가받기 위한 전원패드(140)와, 접지전압(VSS)을 인가받기 위한 접지패드(160)와, 전원전압(VDD)을 공급하기 위한 파워라인 VDD_LN과, 접지전압(VSS)을 공급하기 위한 파워라인 VSS_LN과, 입출력 패드(120)와 파워라인 VDD_LN 사이에 접속된 복수의 다이오드를 포함하여 정전기를 방전하기 위한 제1 로컬 클램핑부(220)와, 입출력 패드(120)와 파워라인 VSS_LN 사이에 접속된 복수의 다이오드를 포함하여 정전기를 방전하기 위한 제2 로컬 클램핑부(240)와, 제1 로컬 클램핑부(220) 내 복수의 다이오드 사이의 연결 노드 중 어느 하나와 파워라인 VSS_LN 사이에 접속되어 정전기를 방전하기 위한 제1 보조 로컬 클램핑부(320)와, 파워라인 VDD_LN과 제2 로컬 클램핑부(240) 내 복수의 다이오드 사이의 연결 중 어느 하나의 노드 사이에 접속되어 정전기를 방전하기 위한 제2 보조 로컬 클램핑부(340)와, 파워라인 VDD_LN과 VSS_LN 사이에 위치하여 정전기를 방전시키기 위한 파워 클램핑부(400)와, 파워라인 VDD_LN과 VSS_LN을 통해 구동전원을 인가받아, 입출력 패드(120)를 통해 인가되는 신호를 처리하기 위한 코어블럭(500)을 구비한다. 입출력 패드(42)와 코어블럭(30) 사이에는 정전기 방전 저항(Resd)이 배치된다.
이와 같이, 본 발명에 따른 반도체 소자는 제1 및 제2 로컬 클램핑부를 직렬 연결된 복수개의 다이오드를 포함하여 구현하고, 이들 다이오드의 연결노드 하나와 타측 파워라인에 연결된 다이오드를 포함하므로서, 파워라인의 기생저항에 적은 영향을 받는다.
한편, 다음에서는 각 블록의 내부 회로적 구현과 동작에 대해 구체적으로 살펴보도록 한다.
그리고 제1 로컬 클램핑부(220)는 입출력패드(120)에 자신의 애노드단이, 노 드 N1에 자신의 캐소드단이 접속된 다이오드(D1)와, 노드 N1에 애노드단이, 파워라인 VDD_LN에 캐소드단이 접속된 다이오드(D2)를 포함한다.
제2 로컬 클램핑부(240)는 파워라인 VSS_LN에 자신의 애노드단이, 노드 N2에 자신의 캐소드단이 접속된 다이오드(D3)와, 노드 N2에 애노드단이, 입출력패드(120)에 캐소드단이 접속된 다이오드(D4)를 포함한다.
제1 보조 로컬 클램핑부(320)는 노드 N1와 파워라인 VSS_LN 사이에 직렬 연결된 다이오드 D5 및 D6를 포함한다.
제2 보조 로컬 클램핑부(340)는 파워라인 VDD_LN과 노드 N2 사이에 직렬 연결된 다이오드 D7 및 D8를 포함한다.
참고적으로, 제1 및 제2 보조 로컬 클램핑부(320, 340)는 하나 이상의 다이오드를 포함하면 된다. 또한, 제1 및 제2 로컬 클램핑부(220, 240) 내 직렬 다이오드의 수는 전원패드(140)와 입출력 패드(120) 사이의 허용 전압과, 접지패드(160)와 입출력 패드(120) 사이의 허용 전압을 고려하여 삽입된다. 이와 같이, 복수개의 다이오드가 직렬 연결되는 경우의 전압 및 전류 특성을, 다이오드 하나만을 구비하는 경우와 비교하여 살펴보도록 한다.
도 4a는 도면에 도시된 바와 같이, 하나의 다이오드만을 포함하는 경우이다.
도 4b는 N개의 다이오드가 직렬 연결된 경우를 도시한 도면이다.
도 4c는 도 4a 및 도 4b 각각의 전압 및 전류 특성을 도시한 도면이다.
도 4c에 도시된 바와 같이, 도 4b와 같이 N개의 다이오드가 직렬 연결되면, 턴-온 전압이 N×Von이 된다. 즉, 직렬 연결하면, 하나의 다이오드가 갖는 턴-온 전압 Von에 N배에 해당하는 턴-온 전압을 갖는다. 예를 들어, 다이오드의 턴-온 전압이 0.6V라면, N개의 직렬 다이오드의 턴-온 전압은 0.6×N이 된다.
따라서, 앞서 언급한 바와 같이, 제1 및 제2 로컬 클램핑부(220, 240) 내 다이오드를 직렬 연결하게 되면 턴-온 전압이 증가하므로, 전원패드(140)와 입출력 패드(120) 사이의 허용 전압과, 접지패드(160)와 입출력 패드(120) 사이의 허용 전압을 고려하여, 직렬 연결되는 수를 조절해야 한다.
한편, 본 발명의 동작 원리를 구체적으로 언급하도록 하겠다.
먼저, PD 모드의 경우, 순방향 다이오드를 턴온시킬 만한 전압이 인가되면, 정전기 전류가 입출력 패드(120)에서 제1 로컬 클램핑부(220)와 파워라인 VDD_LN을 거쳐 전원패드(140)로 출력된다.
그리고, PS 모드의 경우, 정전기 전류가 입출력 패드(120)에서 제1 로컬 클램핑부(220)의 다이오드(D1)와 제1 보조 로컬 클램핑부(320)와, 파워라인 VSS_LN을 거쳐 접지패드(160)로 출력된다.
ND모드의 경우, 정전기 전류가 전원패드(140)로부터 파워라인 VDD_LN과 제2 보조 로컬 클램핑부(340)와, 제2 로컬 클램핑부(240)의 다이오드 D4를 거쳐 입출력 패드(120)로 출력된다.
NS 모드의 경우, 정전기 전류가 접지패드(160)로부터 파워라인 VSS_LN과 제1 로컬 클램핑부(240)를 거쳐 입출력 패드(120)로 출력된다.
특히, PS모드나 ND 모드에서, 정전기 전류는 파워 클램핑부(400)의 트리거링(Triggering) 전압보다, 보조 로컬 클램핑부(320, 340) 내 직렬 다이오드의 턴온 전압이 더 작으므로, 직렬 다이오드 방향으로 전류가 흐르게 된다. 즉, 입출력 패드(120)에서 접지패드(160)로, 또는 전원패드(140)로 정전기 전류가 양방향으로 소통이 가능하다. 이와 같이, 양방향의 정전기 전류의 소통이 가능하므로, 파워 클램핑부(400)의 성능과 기생 저항의 저항값 크기에 적은 영향을 받게 된다.
한편, 종래에는 하나의 다이오드를 포함하므로, 다이오드의 순방향 특성을 이용하는 단방향의 전류 경로가 형성되어, 파워 클램핑부의 성능과 파워라인의 기생 저항에 큰 영향을 받았다.
그러나, 본 발명과 같이 직렬 연결된 복수의 다이오드를 포함하는 로컬 클램핑부에 포함하면, 양방향 전류 패스를 확보하게 되므로, 입출력패드와 전원패드 또는 접지패드 사이에 정전기 보호 성능은 파워 클램핑부의 성능과 관계가 없고, 파워라인의 기생저항의 크기에 영향을 적게 받게 된다.
또한, 다이오드를 직렬로 복수개 연결하는 과정이므로, 추가 공정이 필요하지 않고, 회로 조합 면에서도 간단하다. 특히, 다이오드는 NMOS트랜지스터에 비해, 적은 면적을 가지므로, 반도체 소자의 면적 측면에서 유리하다. 이는 결국 칩의 가격 경쟁력 우위를 유지할 수 있게 한다.
특히, 전술한 본 발명은 저전압의 로직 입출력패드에 적용하면, 직렬 다이오드의 개수를 줄일 수 있으므로, 면적 절약 측면에서도 유리하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 직렬 연결된 복수개의 다이오드를 통해, 정전기 전류를 위한 양방향의 경로를 형성하므로서, 기생저항에 적은 영향을 받으며, 적은 면적을 차지한다.

Claims (8)

  1. 외부에서 신호를 인가받는 입출력 패드;
    전원패드를 통해 인가된 전원전압을 전달하기 위한 제1 파워라인;
    접지패드를 통해 인가된 접지전압을 전달하기 위한 제2 파워라인;
    상기 입출력 패드와 상기 제1 파워라인 사이에 접속된 복수의 다이오드를 포함하여 정전기를 방전하기 위한 제1 로컬 클램핑수단;
    상기 입출력 패드와 상기 제2 파워라인 사이에 접속된 복수의 다이오드를 포함하여 정전기를 방전하기 위한 제2 로컬 클램핑수단;
    상기 제1 로컬 클램핑수단의 복수의 다이오드 사이의 연결 노드 중 어느 하나와 상기 제2 파워라인 사이에 접속되어 정전기를 방전하기 위한 제1 보조 로컬 클램핑수단;
    상기 제2 로컬 클램핑수단의 복수의 다이오드 사이의 연결 노드 하나와 상기 제1 파워라인 사이에 접속되어 정전기를 방전하기 위한 제2 보조 로컬 클램핑수단;
    상기 제1 및 제2 파워라인 사이에 위치하여 정전기를 방전시키기 위한 파워 클램핑수단; 및
    상기 제1 및 제2 파워라인을 통해 구동전원을 인가받아, 상기 입출력 패드를 통해 인가되는 신호를 처리하기 위한 코어블럭
    을 구비하는 반도체소자.
  2. 제1항에 있어서,
    상기 제1 및 제2 보조 로컬 클램핑 수단은,
    직렬 연결된 하나 이상의 다이오드를 포함하는 것
    을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서,
    상기 제1 로컬 클램핑 수단 내 복수의 다이오드는,
    상기 입출력 패드와 상기 전원패드 사이의 허용 전압보다 작은 턴온 전압을 갖는 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서,
    상기 제2 로컬 클램핑 수단 내 복수의 다이오드는,
    상기 입출력 패드와 상기 접지패드 사이의 허용 전압보다 작은 턴온 전압을 갖는 것을 특징으로 하는 반도체 소자.
  5. 제4항에 있어서,
    상기 제1 로컬 클램핑 수단은,
    상기 입출력 패드에 애노드 단자가 접속되고 제1 노드에 캐소드단자가 접속된 제1 다이오드와,
    상기 제1 노드에 애노드단자가 접속되고, 캐소드 단자가 상기 제1 파워라인에 접속된 제2 다이오드를 포함하는 것
    을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서,
    상기 제1 보조 로컬 클램핑수단은,
    상기 제1 노드에 자신의 애노드 단자가 접속되고 상기 제2 파워라인에 자신의 캐소드 단자가 접속된 제3 다이오드를 포함하는 것
    을 특징으로 하는 반도체 소자.
  7. 제6항에 있어서,
    상기 제2 로컬 클램핑 수단은,
    상기 입출력 패드에 애노드 단자가 접속되고 제2 노드에 캐소드 단자가 접속된 제4 다이오드와,
    상기 제2 노드에 애노드 단자가 접속되고, 캐소드 단자가 상기 제2 파워라인에 접속된 제5 다이오드를 포함하는 것
    을 특징으로 하는 반도체 소자.
  8. 제7항에 있어서,
    상기 제2 보조 로컬 클램핑수단은,
    상기 제2 노드에 자신의 애노드 단자가 접속되고 상기 제1 파워라인에 자신의 캐소드 단자가 접속된 제6 다이오드를 포함하는 것
    을 특징으로 하는 반도체 소자.
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