KR100855265B1 - 정전기 방전 보호 회로 - Google Patents

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Abstract

본 발명은 반도체 집적 회로에 관한 것으로, 더욱 상세하게는 정전기 전류로부터 내부 회로를 보호하는 정전기 방전 보호 회로에 관하여 개시한다. 개시된 본 발명은 출력 버퍼 전단에 외부전원전압 라인과 입출력 패드 사이에 적어도 1개 이상의 다이오드가 직렬로 연결된 제 1 다이오드 체인과 입출력 패드와 접지전압 라인 사이에 적어도 1개 이상의 다이오드가 직렬로 연결된 제 2 다이오드 체인을 포함하여 구성하는 것을 특징으로 한다.

Description

정전기 방전 보호 회로{Electrostatic discharge protection circuit}
도 1은 종래의 정전기 방전 보호 회로도.
도 2는 본 발명의 제 1 실시예에 따른 정전기 방전 보호 회로도.
도 3은 본 발명의 제 2 실시예에 따른 정전기 방전 보호 회로도.
도 4는 본 발명의 제 3 실시예에 따른 정전기 방전 보호 회로도.
도 5는 본 발명의 제 4 실시예에 따른 정전기 방전 보호 회로도.
도 6은 본 발명의 제 5 실시예에 따른 정전기 방전 보호 회로도.
도 7은 본 발명의 제 6 실시예에 따른 정전기 방전 보호 회로도.
도 8은 본 발명의 제 7 실시예에 따른 정전기 방전 보호 회로도.
본 발명은 반도체 집적 회로에 관한 것으로, 더욱 상세하게는 정전기 전류로 부터 내부 회로를 보호하는 정전기 방전 보호 회로에 관한 것이다.
일반적으로 정전기 방전(electrostatic discharge : ESD)은 상호 절연되어 있던 물체가 접촉할 때 양 물체간의 매우 큰 전압차에 따른 전류가 순간적으로 흐르는 현상을 일컫는다.
이러한 ESD 전류로 인한 고전압이 반도체 장치로 유입될 경우 내부 회로가 파괴될 수 있으므로, 대부분의 반도체 장치는 내부 회로를 보호하기 위해 입출력 패드와 내부 회로 사이에 ESD 보호 회로를 설치한다.
도 1은 종래 정전기 방전 보호 회로의 일예를 나타내고 있다.
도 1을 참조하면, 종래의 정전기 방전 보호 회로는, 외부전원전압 VCC 라인과 접지전압 VSS 라인 사이에 연결되어 외부에서 입출력 패드(101)를 통해 입력된 신호를 내부 회로(140)에 전달하는 입력 버퍼(110)와, 내부 회로(140)에서 생성된 신호를 일정한 경로를 통해 입출력 패드(101)로 전달하는 출력 버퍼(120), 및 입력 버퍼와 출력 버퍼 및 내부 회로를 정전기 전류로부터 보호하는 ESD 보호 회로부(102, 104, 106, 107, 108)를 포함하여 구성된다.
여기서, ESD 보호 소자로 사용되는 다이오드(102, 104)와 전원 클램프(106) 및 NMOS 트랜지스터(108)는 반도체 장치의 정상 동작에 영향을 주지 않는다. 즉, 반도체 장치의 정상 동작시에는 동작하지 않는다. 그러나, 입출력 패드(101) 및 전원 패드들 VCC, VSS 사이에 정전기가 발생하는 경우, 동작 모드로 들어가 정전기 방전 경로를 제공함으로써 입력 버퍼(110)와 출력 버퍼(120) 및 내부 회로(140)를 과도 전류로부터 보호하는 기능을 수행한다.
종래의 정전기 방전 보호 회로의 동작을 살펴보면, 입출력 패드(101)와 VSS 패드 사이에 양(+)의 정전기 전압이 인가되는 경우, 다이오드(102)에 순방향 바이어스가 인가되므로 정전기 전류는 다이오드(102)를 통해 VCC 라인으로 흐른다.
이때, 정전기 전류로 인해 VCC 라인의 전위가 급격히 높아지고, 이 전위가 전원 클램프(106)로 쓰이는 NMOS 트랜지스터의 기생 바이폴라 동작전압을 초과하는 시점에 전원 클램프(106)의 동작이 시작되어 정전기 전류를 VCC 패드로 방전하기 전까지는, 입출력 패드(101)에 걸리는 정전기 전압이 급속하게 증가한다.
이와 같이 상승한 입출력 패드(101)의 전압이 출력 버퍼(120)의 NMOS 트랜지스터(128)의 기생 바이폴라 동작 전압이나 입력 버퍼(110)의 NMOS 트랜지스터(114)의 게이트 산화막 파괴 전압보다 커지면 정전기 방전으로 인한 불량이 발생할 수 있다.
즉, 입출력 패드(101)의 전압이 출력 버퍼(120)의 NMOS 트랜지스터(128)의 바이폴라 동작전압보다 커지면, NMOS 트랜지스터(128)의 바이폴라 동작을 통해 입출력 패드(101)로부터 VSS 라인으로 과도한 정전기 전류가 흐르면서 NMOS 트랜지스터(128)를 파괴할 위험이 있다.
도 1에 도시된 바와 같이, 정전기 전류로부터 보호하기 위한 보호 대상인 출력 버퍼(120)를 구성하는 트랜지스터(128)와 정전기 방전 보호 소자인 전원 클램프(106)로 모두 NMOS 트랜지스터를 사용하므로 둘 다 비슷한 바이폴라 동작 전압을 가진다. 따라서, 트랜지스터(128)의 정전기 손상 가능성은 상존하고 있다.
이러한 손상을 방지하고자 출력 버퍼(120)의 트랜지스터(122, 128)의 전단에 수십 옴(Ω)의 저항(124, 126)을 각각 구비하여 트랜지스터(122, 128)에 흐르는 정전기 전류를 제한하는 방법이 널리 이용되고 있다.
그러나, 이러한 저항(124, 126)은 고속 회로 동작에 영향을 미치므로 고속 반도체 회로에서는 이를 제거하거나 최소화하는 것이 바람직하다.
또한, 입출력 패드(101)의 전압이 입력 버퍼(110)의 NMOS 트랜지스터(114)의 게이트 산화막 파괴전압보다 커지면 정전기 전류가 NMOS 트랜지스터(114)의 게이트 전극과 산화막 및 소스를 통해 VSS로 방전되면서 게이트 산화막을 파괴할 수 있다. 이를 방지하기 위해 NMOS 트랜지스터(114)의 게이트 및 소스와 병렬로 NMOS 트랜지스터(108)를 설치하고 있다.
그러나, 이 경우, NMOS 트랜지스터(108)의 바이폴라 동작 전압이 NMOS 트랜지스터(114)의 게이트 산화막 파괴 전압보다 높으면 NMOS 트랜지스터(108)의 동작 이전에 NMOS 트랜지스터(114)의 산화막을 통해 정전기 전류가 흐르면서 산화막이 파괴될 수 있다.
다음으로, 입출력 패드(101)에 접지전원 VSS 대비 음(-)의 정전기 전압이 인가되는 경우, 다이오드(104)에 순방향 바이어스가 걸리므로 정전기 전류는 다이오드(104)를 통해 바로 VSS 패드로 방전된다.
그리고, 입출력 패드(101)에 외부전원 VCC 대비 양(+)의 정전기 전압이 인가되는 경우, 다이오드(102)에 순방향 바이어스가 걸리므로 정전기 전류는 다이오드(102)를 통해 VCC 패드로 방전된다.
그리고, 입출력 패드(101)와 VCC 사이에 음(-)의 정전기 전압이 인가되는 경우, 다이오드(104)에 순방향 바이어스가 인가되므로 정전기 전류는 다이오드(104)와 VSS 라인 및 전원 클램프(106)를 통해 VCC 패드로 방전된다.
이때, 전원 클램프(106)의 동작 전압이 출력 버퍼(120)의 PMOS 트랜지스터(122)의 바이폴라 동작 전압이나 입력 버퍼(110)의 PMOS 트랜지스터(112)의 게이 트 산화막 파괴 전압보다 높으면 불량이 발생할 수 있다.
참고로, 전반적인 ESD 보호 회로 동작에 관해서는 "A.Amerasekera and C. Duvvury, ESD in Sillicon Integrated Circuits, 2nd Edition, Wiley(2002)"에 상세히 기재되어 있다.
최근 반도체 제품의 고집적, 고속화와 함께 게이트 산화막이 급속히 얇아지면서 파괴 전압도 급속히 낮아지고 있어 산화막 파괴 위험이 크게 높아지고 있는 추세이다.
따라서, 향후 고집적, 고속화되는 반도체 제품을 정전기 방전으로 인한 불량으로부터 보호하기 위해서는 입출력 버퍼 트랜지스터의 바이폴라 동작 전압이나 게이트 산화막 파괴 전압에 비해 동작 전압이 충분히 낮으며, 정상 회로 동작시 입출력 패드로 인가되는 신호를 전달할 때 시간 지연을 일으키는 입출력 패드와 연결된 캐패시턴스를 감소시킨 정전기 방전 보호 회로의 도입이 시급하다.
따라서, 본 발명의 목적은, 고집적, 저전력 반도체 회로에 적합한 동작 전압을 낮춘 정전기 방전 보호 회로를 제공하는 데 있다.
본 발명의 다른 목적은, 고속으로 동작하는 반도체 회로에 적합한 입출력 패드의 캐패시턴스를 줄인 정전기 방전 보호 회로를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 정전기 방전 보호 회로는,입출력 패드로 유입되는 정전기 전류로부터 입력 버퍼와 출력 버퍼 및 내부 회로를 보호하는 정전기 방전 보호 회로에 있어서, 상기 출력 버퍼 전단에 외부전원전압 라인과 상기 입출력 패드 사이에 적어도 1개 이상의 다이오드가 직렬로 연결된 제 1 다이오드 체인; 상기 입출력 패드와 접지전압 라인 사이에 적어도 1개 이상의 다이오드가 직렬로 연결된 제 2 다이오드 체인; 및 상기 제 1 및 제 2 다이오드 체인과 병렬되게 상기 외부전원전압 라인과 상기 접지전압 라인 사이에 연결되는 전원 클램프;를 포함하여 구성됨을 특징으로 한다.
바람직하게는, 상기 제 1 다이오드 체인은 각 다이오드의 애노드가 상기 외부전원전압 라인을 향하고 캐소드가 상기 입출력 패드를 향하도록 연결되며, 상기 제 2 다이오드 체인은 각 다이오드의 애노드가 상기 입출력 패드를 향하고 캐소드가 상기 접지전압 라인을 향하도록 연결된다.
여기서, 상기 정전기 방전 보호 회로는, 상기 제 1 다이오드 체인과 병렬되게 상기 외부전원전압 라인과 상기 입출력 패드와 사이에 연결된 제 1 다이오드, 및 상기 제 2 다이오드 체인과 병렬되게 상기 입출력 패드와 상기 접지전압 라인 사이에 연결되는 제 2 다이오드를 더 포함하여 구성됨을 특징으로 한다.
바람직하게는, 상기 제 1 다이오드는 애노드가 상기 입출력 패드를 향하고 캐소드가 상기 외부전원전압 라인을 향하도록 연결되며, 상기 제 2 다이오드는 애노드가 상기 접지전압 라인을 향하고 캐소드가 상기 입출력 패드를 향하도록 연결된다.
삭제
바람직하게는, 상기 전원 클램프는 애노드가 상기 접지전압 라인을 향하고 캐소드가 상기 외부전원전압 라인을 향하도록 연결되는 다이오드, 내지, 필드 산화막 트랜지스터, 바이폴라 트랜지스터, MOS트랜지스터 및 SCR 소자 중 어느 하나로 구성된다.
본 발명의 목적을 달성하기 위한 본 발명의 다른 정전기 방전 보호 회로는,입출력 패드로 유입되는 정전기 전류로부터 입력 버퍼와 출력 버퍼 및 내부 회로를 보호하는 정전기 방전 보호 회로에 있어서, 상기 출력 버퍼 전단에 외부전원전압 라인과 상기 입출력 패드 사이에 연결되는 제 1 다이오드; 상기 출력 버퍼 전단에 상기 입출력 패드와 접지전압 라인 사이에 연결되는 제 2 다이오드; 상기 제 1 및 제 2 다이오드와 병렬되게 상기 외부전원전압 라인과 상기 접지전압 라인 사이에 연결되는 전원 클램프; 상기 입력 버퍼 전단에 상기 외부전원전압 라인과 상기 입력 버퍼 사이에 적어도 1개 이상의 다이오드가 직렬로 연결된 제 1 다이오드 체인; 상기 입력 버퍼 전단에 상기 접지전압 라인과 상기 입력 버퍼 사이에 적어도 1개 이상의 다이오드가 직렬로 연결된 제 2 다이오드 체인; 및 상기 제 1 및 제 2 다이오드 체인과 병렬되게 상기 외부전원전압 라인과 상기 접지전압 라인 사이에 연결되는 제 3 다이오드;를 포함하여 구성됨을 특징으로 한다.
바람직하게는, 상기 제 1 다이오드 체인은 각 다이오드의 애노드가 상기 외부전원전압 라인을 향하고 캐소드가 상기 입력 버퍼를 향하도록 연결되고, 상기 제 2 다이오드 체인은 각 다이오드의 애노드가 상기 입력 버퍼를 향하고 캐소드가 상기 접지전압 라인을 향하도록 연결된다.
또한, 상기 제 1 다이오드는 애노드가 상기 입출력 패드를 향하고 캐소드가 상기 외부전원전압 라인을 향하도록 연결되고, 상기 제 2 다이오드는 애노드가 상기 접지전압 라인을 향하고 캐소드가 상기 입출력 패드를 향하도록 연결되며, 상기 제 3 다이오드는 애노드가 상기 접지전압 라인을 향하고 캐소드가 상기 외부전원전압 라인을 향하도록 연결되는 것이 바람직하다.
그리고, 상기 전원 클램프는 애노드가 상기 접지전압 라인을 향하고 캐소드가 상기 외부전원전압 라인을 향하도록 연결되는 다이오드, 필드 산화막 트랜지스터, 바이폴라 트랜지스터, MOS트랜지스터, 및 SCR 소자 중 어느 하나를 포함하여 구성됨이 바람직하다.
본 발명의 목적을 달성하기 위한 본 발명의 또 다른 정전기 방전 보호 회로는, 입출력 패드로 유입되는 정전기 전류로부터 입력 버퍼와 출력 버퍼 및 내부 회로를 보호하는 정전기 방전 보호 회로에 있어서, 상기 출력 버퍼 전단에 외부전원전압 라인과 상기 입출력 패드 사이에 적어도 1개 이상의 다이오드가 직렬로 연결된 제 1 다이오드 체인; 상기 출력 버퍼 전단에 상기 입출력 패드와 접지전압 라인 사이에 적어도 1개 이상의 다이오드가 직렬로 연결된 제 2 다이오드 체인; 상기 제 1 및 제 2 다이오드 체인과 병렬되게 상기 외부전원전압 라인과 상기 접지전압 라인 사이에 연결되는 전원 클램프; 상기 입력 버퍼 전단에 상기 외부전원전압 라인과 상기 입력 버퍼 사이에 적어도 1개 이상의 다이오드가 직렬로 연결된 제 3 다이오드 체인; 및 상기 입력 버퍼 전단에 상기 입력 버퍼와 상기 접지전압 라인 사이에 적어도 1개 이상의 다이오드가 직렬로 연결된 제 4 다이오드 체인;을 포함하여 구성됨을 특징으로 한다.
바람직하게는, 상기 제 1 및 제 3 다이오드 체인은 각 다이오드의 애노드가 상기 외부전원전압 라인을 향하고 캐소드가 상기 입출력 패드를 향하도록 연결되고, 상기 제 2 및 제 4 다이오드 체인은 각 다이오드의 애노드가 상기 입출력 패드를 향하고 캐소드가 상기 접지전압 라인을 향하도록 연결된다.
또한, 상기 전원 클램프는 애노드가 상기 접지전압 라인을 향하고 캐소드가 상기 외부전원전압 라인을 향하도록 연결되는 다이오드, 필드 산화막 트랜지스터, 바이폴라 트랜지스터, MOS트랜지스터 중 어느 하나를 포함하여 구성됨이 바람직하다.
그리고, 상기 정전기 방전 보호 회로는, 상기 제 3 및 제 4 다이오드 체인과 병렬되게 상기 외부전원전압 라인과 상기 접지전압 라인 사이에 연결되는 다이오드를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 다이오드는 애노드가 상기 접지전압 라인을 향하고 캐소드가 상기 외부전원전압 라인을 향하도록 연결된다.
또한, 상기 정전기 방전 보호 회로는, 상기 제 3 다이오드 체인과 병렬되게 상기 외부전원전압 라인과 상기 입력 버퍼 사이에 연결된 제 1 다이오드; 및 상기 제 4 다이오드 체인과 병렬되게 상기 접지전압 라인과 상기 입력 버퍼 사이에 연결되는 제 2 다이오드;를 더 포함하여 구성됨을 특징으로 한다.
바람직하게는, 상기 제 1 다이오드 체인의 각 다이오드의 애노드가 상기 외부전원전압 라인을 향하고 캐소드가 상기 입출력 패드를 향하도록 연결되고, 상기 제 2 다이오드 체인의 각 다이오드의 애노드가 상기 입출력 패드를 향하고 캐소드가 상기 접지전압 라인을 향하도록 연결된다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 설명하기로 한다.
그리고, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2는 본 발명의 제 1 실시예에 따른 정전기 방전 보호 회로도이다.
도 2를 참조하면, 제 1 실시예에 따른 정전기 방전 보호 회로는, 외부전원전압 VCC 라인과 접지전압 VSS 라인 사이에 연결되어 외부에서 입출력 패드(201)를 통해 입력된 신호를 내부 회로(240)에 전달하는 입력 버퍼(210)와, 내부 회로(240)에서 생성된 신호를 일정한 경로를 통해 입출력 패드(201)로 전달하는 출력 버퍼(220), 및 입력 버퍼와 출력 버퍼 및 내부 회로를 정전기 전류로부터 보호하는 ESD 보호 회로부(202, 204, 207, 208)를 포함하여 구성한다.
입력 버퍼(210)는 외부전원전압 VCC 라인과 접지전압 VSS 라인 사이에 직렬로 연결된 풀업용 PMOS 트랜지스터(212)와 풀다운용 NMOS 트랜지스터(214)를 포함하고, 이들 PMOS 트랜지스터(212)와 NMOS 트랜지스터(214)의 공통 게이트가 입출력 패드(201)와 연결되고, 공통 드레인이 내부 회로(240)와 연결된다.
출력 버퍼(220)는 외부전원전압 VCC 라인과 접지전압 VSS 라인 사이에 풀업용 PMOS 트랜지스터(222)와 풀다운용 트랜지스터(228)가 직렬로 연결되고 이들 트랜지스터(222, 228) 각각의 게이트가 내부 회로(240)와 연결된다. 그리고, 이들 트 랜지스터(222, 228)의 드레인 전단에 입출력 패드(201)와 연결된 출력 버퍼 보호용 저항(224, 226)을 각각 구비한다.
여기서, ESD 보호 회로부(202, 204, 207, 208)는, 출력 버퍼(220)의 PMOS 트랜지스터(220)와 병렬되게 외부전원전압 VCC 라인과 입출력 패드(201) 사이에 적어도 1 개 이상의 다이오드로 구성되는 제 1 다이오드 체인(202), 출력 버퍼(220)의 NMOS 트랜지스터(228)와 병렬되게 접지전압 VSS 라인과 입출력 패드(201) 사이에 적어도 1 개 이상의 다이오드로 구성되는 제 2 다이오드 체인(204), 입출력 패드(201)과 입력 버퍼(210) 사이에 연결되는 정전기 방전 보호 저항(207), 및 입력 버퍼(210)의 NMOS 트랜지스터(214)의 게이트 및 소스와 병렬로 연결되는 NMOS 트랜지스터(208)를 포함하여 구성된다.
제 1 다이오드 체인(202)은 각 다이오드의 애노드(anode)가 외부전원전압 VCC 라인을 향하도록 서로 직렬로 연결하며, 제 2 다이오드 체인(204)은 각 다이오드의 애노드가 입출력 패드(201)를 향하도록 서로 직렬로 연결한다.
따라서, 종래(도 1)의 정전기 방전 보호 회로의 동작 전압이 전원 클램프(106)의 동작 전압, 즉, NMOS 트랜지스터의 바이폴라 동작 전압(0.1um 이하 반도체 기술에서 4V 내지 7V)에 의해 좌우되는 것과 달리, 제 1 실시예에 따른 정전기 방전 보호 회로의 동작 전압은, 제 1 및 제 2 다이오드 체인(202, 204)의 동작 전압에 의해 결정된다.
구체적으로, 다이오드 1개의 동작 전압이 대략 0.7V이므로, 복수 개의 다이오드가 직렬로 연결된 제 1 및 제 2 다이오드 체인(202, 204)의 동작 전압은 대략 0.7 * 다이오드 개수에 해당한다. 예를 들어, 두 개 혹은 세 개의 다이오드로 체인을 구성하면 동작 전압은 대략 1.4V, 2.1V이므로 종래 정전기 방전 보호 회로에 비해 동작 전압을 크게 낮추는 효과가 있다.
또한, 제 1 실시예에 따른 정전기 방전 보호 회로는, 입출력 패드(201)에 복수 개의 다이오드가 직렬로 연결되므로 캐패시턴스가 종래의 정전기 방전 보호 회로에 비해 크게 감소하는 효과가 있다. 다시 말해, 캐패시턴스는 직렬로 N개의 다이오드가 연결되는 경우, 1 개의 다이오드가 가지는 접합 캐패시턴스의 1/N로 줄어든다.
이어서, 제 1 실시예에 따른 정전기 방전 보호 회로의 동작을 살펴본다.
ESD 보호 소자로 사용되는 제 1 다이오드 체인(202)과 제 2 다이오드 체인(204) 및 NMOS 트랜지스터(208)는 반도체 장치의 정상 동작에 영향을 주지 않도록 정상 동작시에는 동작하지 않는다. 그러나, 입출력 패드(201) 및 전원 패드들 VCC, VSS 사이에 정전기가 발생하는 경우, 동작 모드로 들어가 정전기 방전 경로를 제공함으로써 입력 버퍼(210)와 출력 버퍼(220) 및 내부 회로(240)를 정전기 전류로부터 보호하는 기능을 수행한다.
입출력 패드(201)와 접지전압 VSS 패드 사이에 양(+)의 정전기 전압이 발생하는 경우, 제 2 다이오드 체인(204)에 순방향 바이어스가 인가되므로 정전기 전류는 제 2 다이오드 체인(204)을 통해 접지전압 VSS 패드로 방전된다.
이때, 2 내지 3 개의 다이오드를 이용하여 제 2 다이오드 체인(204)을 구성하면 전술한 바와 같이 1.4V 내지 2.1V의 정전기 전압만 입출력 패드(201)에 인가 되어도 제 2 다이오드 체인(204)이 동작하므로, 보호하고자 하는 출력 버퍼(120)의 NMOS 트랜지스터(228)의 파괴 위험이 크게 줄어든다.
따라서, 출력 버퍼(120)의 트랜지스터(222, 228)에 흐르는 정전기 전류를 제어하고자 설치한 수십 옴(Ω)의 출력 버퍼 보호용 저항(224, 226)을 제거하거나 최소한으로 사용하여도 안전하다.
그리고, 복수 개의 다이오드(여기서는 2 내지 3개)를 직렬로 연결함으로써, 전술한 바와 같이, 다이오드로 인한 입출력 패드 캐패시턴스가 1/2 내지 1/3로 줄어 고속 반도체 회로에 효과적이다.
입출력 패드(201)와 접지전압 VSS 패드 사이에 음(-)의 정전기 전압이 발생하는 경우, 출력 버퍼(220)의 NMOS 트랜지스터(228)에 내재된 기생 다이오드를 통해 VSS 패드로 방전된다.
이때, 반도체 회로의 특성상 출력 버퍼에 큰 사이즈의 트랜지스터(228)를 사용하기 때문에 내재된 기생 다이오드 사이즈는 통상 고전류의 정전기를 방전하는데도 무리가 없을 정도로 크다.
입출력 패드(201)와 외부전원전압 VCC 패드 사이에 양(+)의 정전기 전압이 발생하는 경우, 출력 버퍼(220)의 PMOS 트랜지스터(222)에 내재된 기생 다이오드를 통해 VCC 패드로 방전된다.
입출력 패드(201)와 외부전원전압 VCC 패드 사이에 음(-)의 정전기 전압이 발생하는 경우, 제 1 다이오드 체인(202)에 순방향 바이어스가 인가되므로 정전기 전류는 제 1 다이오드 체인(202)을 통해 VCC 패드로 방전된다.
도 3은 본 발명의 제 2 실시예에 따른 정전기 방전 보호 회로도이다.
도 3을 참조하면, 제 2 실시예에 따른 정전기 방전 보호 회로는, 도 2의 제 1 실시예에 따른 정전기 방전 보호 회로와 유사한 구성을 갖는다.
다시 말해, 외부전원전압 VCC 라인과 접지전압 VSS 라인 사이에 연결되어 외부에서 입출력 패드(201)를 통해 입력된 신호를 내부 회로(240)에 전달하는 입력 버퍼(210)와, 내부 회로(240)에서 생성된 신호를 일정한 경로를 통해 입출력 패드(201)로 전달하는 출력 버퍼(220), 및 입력 버퍼와 출력 버퍼 및 내부 회로를 정전기 전류로부터 보호하는 ESD 보호 회로부(202, 204, 207, 208)를 포함하여 구성한다.
이에 추가하여, 제 2 실시예에 따른 정전기 방전 보호 회로는, ESD 보호 회로부에 다이오드(205, 206)를 더 포함하여 구성한다.
여기서, 다이오드(205)는 외부전원전압 VCC 라인과 입출력 패드(201) 사이에 연결되며 애노드가 입출력 패드(201)를 향하도록 설치한다. 그리고, 다이오드(206)는 입출력 패드(201)와 접지전압 VSS 라인 사이에 연결되며 애노드가 접지전압 VSS 라인을 향하도록 설치한다.
이어서, 제 2 실시예에 따른 정전기 방전 보호 회로의 동작을 살펴본다.
입출력 패드(201)와 접지전압 VSS 패드 사이에 양(+)의 정전기 전압이 발생하는 경우, 제 2 다이오드 체인(204)에 순방향 바이어스가 인가되므로 정전기 전류는 제 2 다이오드 체인(204)을 통해 접지전압 VSS 패드로 방전된다.
입출력 패드(201)와 접지전압 VSS 패드 사이에 음(-)의 정전기 전압이 발생 하는 경우, 다이오드(206)와 출력 버퍼(220)의 트랜지스터(228)에 내재된 기생 다이오드에 순방향 바이어스가 인가되지만, 출력 버퍼 보호용 저항(226)에 의해 대부분의 정전기 전류가 다이오드(206)를 통해 흐르게 된다.
입출력 패드(201)와 외부전원전압 VCC 패드 사이에 양(+)의 정전기 전압이 발생하는 경우, 다이오드(205)와 출력 버퍼(220)의 트랜지스터(222)에 내재된 기생 다이오드에 순방향 바이어스가 인가되지만, 출력 버퍼 보호용 저항(224)에 의해 대부분의 정전기 전류가 다이오드(205)를 통해 흐르게 된다.
입출력 패드(201)와 외부전원전압 VCC 패드 사이에 음(-)의 정전기 전압이 발생하는 경우, 제 1 다이오드 체인(202)에 순방향 바이어스가 인가되므로 정전기 전류는 제 1 다이오드 체인(202)을 통해 외부전원전압 VCC 패드로 방전된다.
이와 같이 추가로 설치된 다이오드(205, 206)에 의해 정전기 방전시 출력 버퍼(220)의 트랜지스터(222, 228)에 내재된 기생 다이오드를 통해 정전기 전류가 흐르지 않도록 함으로써 트랜지스터(222, 228)를 더욱 효과적으로 보호하게 된다.
도 4는 본 발명의 제 3 실시예에 따른 정전기 방전 보호 회로도이다.
도 4를 참조하면, 제 3 실시예에 따른 정전기 방전 보호 회로는, 도 2의 제 1 실시예에 따른 정전기 방전 보호 회로와 유사한 구성을 갖는다.
다시 말해, 외부전원전압 VCC 라인과 접지전압 VSS 라인 사이에 연결되는 외부에서 입출력 패드(201)를 통해 입력된 신호를 내부 회로(240)에 전달하는 입력 버퍼(210)와, 내부 회로(240)에서 생성된 신호를 일정한 경로를 통해 입출력 패드(201)로 전달하는 출력 버퍼(220), 및 입력 버퍼와 출력 버퍼 및 내부 회로를 정 전기 과도 전류로부터 보호하는 ESD 보호 회로부(202, 204, 207, 208)를 포함하여 구성한다.
이에 추가하여, 제 3 실시예에 따른 정전기 방전 보호 회로는, ESD 보호 회로부에 다이오드(206)를 포함하여 구성한다.
여기서, 다이오드(206)는 입출력 패드(201)와 접지전압 VSS 라인 사이에 연결되며 애노드가 접지전압 VSS 라인을 향하도록 설치한다.
이어서, 제 3 실시예에 따른 정전기 방전 보호 회로의 동작을 살펴본다.
입출력 패드(201)와 접지전압 VSS 패드 사이에 양(+)의 정전기 전압이 발생하는 경우, 제 2 다이오드 체인(204)에 순방향 바이어스가 인가되므로 정전기 전류는 제 2 다이오드 체인(204)을 통해 접지전압 VSS 패드로 방전된다.
입출력 패드(201)와 접지전압 VSS 패드 사이에 음(-)의 정전기 전압이 발생하는 경우, 출력 버퍼(220)의 트랜지스터(228)에 내재된 기생 다이오드에 순방향 바이어스가 인가되므로 정전기 전류는 출력 버퍼(220)의 트랜지스터(228)에 내재된 기생 다이오드와 출력 버퍼 보호용 저항(226)을 통해 접지전압 VSS 패드로 방전된다.
이때, 정전기 전류로 인해 출력 버퍼 보호용 저항(226)의 양단간에 발생하는 전압 강하에 따른 입출력 패드(201)의 전압이 상승하게 된다. 입출력 패드(201)의 전압이 대략 0.7V*(제 1 다이오드 체인(202)의 다이오드 수와 다이오드(206) 수를 합한 다이오드 수)를 초과하면, 정전기 전류가 제 1 다이오드 체인(202)과 다이오드(206)를 통해 접지전압 VSS 패드로 흐르면서 출력 버퍼(220)의 트랜지스터(228) 에 내재된 기생 다이오드로 흐르는 전류가 분산되는 효과가 있다.
입출력 패드(201)와 외부전원전압 VCC 패드 사이에 양(+)의 정전기 전압이 발생하는 경우, 출력 버퍼(220)의 트랜지스터(222)에 내재된 기생 다이오드에 순방향 바이어스가 인가되므로 정전기 전류는 출력 버퍼(220)의 트랜지스터(222)에 내재된 기생 다이오드와 출력 버퍼 보호용 저항(224)을 통해 외부전원전압 VCC 패드로 방전된다.
마찬가지로, 정전기 전류로 인해 출력 버퍼 보호용 저항(224)의 양단간에 발생하는 전압 강하에 따른 입출력 패드(201)의 전압이 상승하게 되고, 정전기 전류가 제 2 다이오드 체인(204)과 다이오드(206)를 통해 접지전압 VSS 패드로 흐르면서 출력 버퍼(220)의 트랜지스터(222)에 내재된 기생 다이오드로 흐르는 전류가 분산되는 효과가 있다.
입출력 패드(201)와 외부전원전압 VCC 패드 사이에 음(-)의 정전기 전압이 발생하는 경우, 제 1 다이오드 체인(202)에 순방향 바이어스가 인가되므로 정전기 전류는 제 1 다이오드 체인(202)을 통해 외부전원전압 VCC 패드로 방전된다.
이와 같이 추가로 설치된 다이오드(206)에 의해 정전기 방전시 출력 버퍼(220)의 트랜지스터(222, 228)에 내재된 기생 다이오드를 통해 정전기 전류를 제한함으로써 트랜지스터(222, 228)를 보호하는 효과가 있다.
도 5는 본 발명의 제 4 실시예에 따른 정전기 방전 보호 회로도이다.
도 5를 참조하면, 제 4 실시예에 따른 정전기 방전 보호 회로의 구성은, 도 4의 제 3 실시예에 따른 정전기 방전 보호 회로와 유사한 구성을 갖는다.
그러나, 제 4 실시예에 따른 정전기 방전 보호 회로는, 도 4의 제 3 실시예에서 외부전원전압 VCC 라인과 접지전압 VSS 라인 사이에 연결된 다이오드(206)를 대신하여 전원 클램프(209)를 연결한다.
제 4 실시예에 따른 정전기 방전 보호 회로의 동작을 살펴보면, 입출력 패드(201)와 접지전압 VSS 패드 사이에 양(+)의 정전기 전압이 발생하는 경우, 제 2 다이오드 체인(204)에 순방향 바이어스가 인가되므로 정전기 전류는 제 2 다이오드 체인(204)을 통해 접지전압 VSS 패드로 방전된다.
입출력 패드(201)와 접지전압 VSS 패드 사이에 음(-)의 정전기 전압이 발생하는 경우, 출력 버퍼(220)의 트랜지스터(228)에 내재된 기생 다이오드에 순방향 바이어스가 인가되므로 정전기 전류는 출력 버퍼(220)의 트랜지스터(228)에 내재된 기생 다이오드와 출력 버퍼 보호용 저항(226)을 통해 접지전압 VSS 패드로 방전된다.
이때, 정전기 전류로 인해 출력 버퍼 보호용 저항(226)의 양단간에 발생하는 전압 강하에 따른 입출력 패드(201)의 전압이 상승하게 된다. 입출력 패드(201)의 전압이 제 1 다이오드 체인(202)의 다이오드 수에 0.7V를 곱한 값과 전원 클램프(209)의 트랜지스터 바이폴라 동작전압 값을 더한 전압을 초과하면, 정전기 전류가 제 1 다이오드 체인(202)과 전원 클램프(209)를 통해 접지전압 VSS 패드로 흐르면서 출력 버퍼(220)의 트랜지스터(228)에 내재된 기생 다이오드로 흐르는 전류가 분산되는 효과가 있다.
입출력 패드(201)와 외부전원전압 VCC 패드 사이에 양(+)의 정전기 전압이 발생하는 경우, 출력 버퍼(220)의 트랜지스터(222)에 내재된 기생 다이오드에 순방향 바이어스가 인가되므로 정전기 전류는 출력 버퍼(220)의 트랜지스터(222)에 내재된 기생 다이오드와 출력 버퍼 보호용 저항(224)을 통해 외부전원전압 VCC 패드로 방전된다.
마찬가지로, 정전기 전류로 인해 출력 버퍼 보호용 저항(224)의 양단간에 발생하는 전압 강하에 따른 입출력 패드(201)의 전압이 상승하게 되며, 정전기 전류가 제 2 다이오드 체인(204)과 전원 클램프(209)를 통해 접지전압 VSS 패드로 흐르면서 출력 버퍼(220)의 트랜지스터(222)에 내재된 기생 다이오드로 흐르는 전류가 분산되는 효과가 있다.
입출력 패드(201)와 외부전원전압 VCC 패드 사이에 음(-)의 정전기 전압이 발생하는 경우, 제 1 다이오드 체인(202)에 순방향 바이어스가 인가되므로 정전기 전류는 제 1 다이오드 체인(202)을 통해 외부전원전압 VCC 패드로 방전된다.
이와 같이 추가로 설치된 전원 클램프(209)에 의해 정전기 방전시 출력 버퍼(220)의 트랜지스터(222, 228)에 내재된 기생 다이오드를 통해 정전기 전류를 제한함으로써 트랜지스터(222, 228)를 보호하는 효과가 있다.
도 6은 본 발명의 제 5 실시예에 따른 정전기 방전 보호 회로도이다.
도 6을 참조하면, 제 5 실시예에 따른 정전기 방전 보호 회로는, 외부전원전압 VCC 라인과 접지전압 VSS 라인 사이에 연결되어 외부에서 입출력 패드(301)를 통해 입력된 신호를 내부 회로(340)에 전달하는 입력 버퍼(320)와, 내부 회로(340)에서 생성된 신호를 일정한 경로를 통해 입출력 패드(301)로 전달하는 출력 버 퍼(330), 및 입력 버퍼와 출력 버퍼 및 내부 회로를 정전기 과도 전류로부터 보호하는 ESD 보호 회로부(302, 304, 306, 308, 310, 312, 314)를 포함하여 구성한다.
입력 버퍼(320)는 외부전원전압 VCC 라인과 접지전압 VSS 라인 사이에 풀업용 PMOS 트랜지스터(322)와 풀다운용 NMOS 트랜지스터(324)가 직렬로 연결되고 이들의 공통 게이트가 입출력 패드(301)와 연결되고, 공통 드레인이 내부 회로(340)와 연결된다.
그리고, 출력 버퍼(330)는 외부전원전압 VCC 라인과 접지전압 VSS 라인 사이에 풀업용 PMOS 트랜지스터(332)와 풀다운용 트랜지스터(338)가 직렬로 연결되고 이들 트랜지스터(332, 338) 각각의 게이트가 내부 회로(340)와 연결된다. 그리고, 이들 트랜지스터(332, 338)의 각 드레인 전단에 입출력 패드(301)와 연결된 출력 버퍼 보호용 저항(334, 336)을 각각 구비한다.
여기서, ESD 보호 회로부(302, 304, 306, 308, 310, 312, 314)는, 외부전원전압 VCC 라인과 입출력 패드(301) 사이에 연결된 다이오드(302), 접지전압 VSS 라인과 입출력 패드(301) 사이에 연결된 다이오드(304), 외부전원전압 VCC 라인과 접지전압 VSS 라인 사이에 연결된 전원 클램프(306), 및 입출력 패드(301)와 입력 버퍼(320) 사이에 연결되는 정전기 방전 보호 저항(308)을 포함한다.
그리고, 종래(도 1)의 정전기 방전 보호 회로에서 정전기 전류에 의해 입력 버퍼(110)의 NMOS 트랜지스터(114) 게이트 산화막 파괴되는 것을 방지하기 위해 NMOS 트랜지스터(114)의 게이트 및 소스와 병렬로 NMOS 트랜지스터(108)를 설치한 것에 반해, 제 5 실시예에 따른 정전기 방전 보호 회로는, 외부전원전압 VCC 라인 과 입력 버퍼(320) 사이에 적어도 1 개 이상의 다이오드로 구성되는 제 1 다이오드 체인(310)과, 접지전압 VSS 라인과 입력 버퍼(320) 사이에 적어도 1 개 이상의 다이오드로 구성되는 제 2 다이오드 체인(312), 및 외부전원전압 VCC 라인과 접지전압 VSS 라인 사이에 입력 버퍼(320)와 병렬되게 연결된 다이오드(314)를 포함한다.
전술한 바와 같이, 다이오드 1개의 동작전압은 대략 0.7V이므로, 복수 개의 다이오드가 직렬로 연결된 제 1 다이오드 체인(310)과 제 2 다이오드 체인(312)의 동작 전압은 대략 0.7 * 다이오드 개수에 해당하므로, 종래(도 1)의 NMOS 트랜지스터(108)의 바이폴라 동작 전압보다 낮은 전압에서 정전기 방전 동작을 수행함으로써 입력 버퍼(320)을 안전하게 보호하게 된다.
여기서, 제 1 다이오드 체인(310)은 각 다이오드의 애노드가 외부전원전압 VCC 라인을 향하고, 제 2 다이오드 체인(312)은 각 다이오드의 애노드가 입력 버퍼(320)를 향하도록 서로 직렬로 연결한다. 그리고, 다이오드(314)는 애노드가 접지전압 VSS 라인과 연결된다.
이와 같이, 복수 개의 다이오드가 직렬로 연결되므로 다이오드로 인한 입출력 패드(301)의 캐패시턴스 또한 크게 감소하는 효과가 있다.
제 5 실시예에 따른 정전기 방전 보호 회로의 동작을 살펴본다.
입출력 패드(301)와 접지전압 VSS 패드 사이에 양(+)의 정전기 전압이 발생하는 경우, 제 2 다이오드 체인(312)에 순방향 바이어스가 인가되므로 입력 버퍼(320)의 NMOS 트랜지스터(324)의 게이트 산화막이 파괴 전압에 이르기 전에 정전기 전류는 제 2 다이오드 체인(312)을 통해 접지전압 VSS 패드로 방전된다.
입출력 패드(301)와 접지전압 VSS 패드 사이에 음(-)의 정전기 전압이 발생하는 경우, 제 1 다이오드 체인(310)과 다이오드(314)를 통해 VSS 패드로 방전된다.
입출력 패드(301)와 외부전원전압 VCC 패드 사이에 양(+)의 정전기 전압이 발생하는 경우, 제 2 다이오드 체인(312)과 다이오드(314)를 통해 외부전원전압 VCC 패드로 방전된다.
입출력 패드(301)와 외부전원전압 VCC 패드 사이에 음(-)의 정전기 전압이 발생하는 경우, 제 1 다이오드 체인(310)에 순방향 바이어스가 인가되므로 입력 버퍼(320)의 PMOS 트랜지스터(322)의 게이트 산화막이 파괴 전압에 이르기 전에 정전기 전류는 제 1 다이오드 체인(310)을 통해 외부전원전압 VCC 패드로 방전된다.
이와 같이 입력 버퍼(320) 전단에 제 1 및 제 2 다이오드 체인(310, 312) 및 다이오드(314)를 설치함으로써 정전기 전류로 인한 입력 버퍼(320)의 트랜지스터(322, 324)의 게이트 산화막 파괴를 방지하는 효과가 있다.
도 7은 본 발명의 제 6 실시예에 따른 정전기 방전 보호 회로도이다.
도 7을 참조하면, 제 6 실시예에 따른 정전기 방전 보호 회로는, 도 6의 제 5 실시예에 따른 정전기 방전 보호 회로와 유사한 구성을 갖는다.
다시 말해, 외부전원전압 VCC 라인과 접지전압 VSS 라인 사이에 연결되어 외부에서 입출력 패드(301)를 통해 입력된 신호를 내부 회로(340)에 전달하는 입력 버퍼(320)와, 내부 회로(340)에서 생성된 신호를 일정한 경로를 통해 입출력 패드(301)로 전달하는 출력 버퍼(330), 및 입력 버퍼와 출력 버퍼 및 내부 회로를 정 전기 전류로부터 보호하는 ESD 보호 회로부(308, 310, 312, 314, 315, 316, 317)를 포함하여 구성한다.
그러나, 제 6 실시예에 따른 정전기 방전 보호 회로는, 도 6의 제 5 실시예에서 외부전원전압 VCC 라인과 입출력 패드(301) 사이에 연결된 1개의 다이오드(302)를 대신하여 복수 개의 다이오드가 직렬로 연결된 제 3 다이오드 체인(315)이 연결되고, 접지전압 VSS 라인과 입출력 패드(301) 사이에 연결된 1개의 다이오드(304)를 대신하여 복수 개의 다이오드가 직렬로 연결된 제 4 다이오드 체인(316)이 연결된다.
이에 더하여, 외부전원전압 VCC 라인과 접지전압 VSS 라인 사이에 연결된 전원 클램프로 사용된 NMOS 트랜지스터(306)를 대신하여 다이오드(317)가 연결된다.
제 3 다이오드 체인(315)는 각 다이오드의 애노드가 외부전원전압 VCC 라인을 향하고, 제 4 다이오드 체인(316)는 각 다이오드의 애노드가 입출력 패드(301)를 향해 연결된다. 그리고, 전원 클램프로 사용된 다이오드(317)의 애노드는 접지전압 VSS 라인에 연결된다. 그 외의 ESD 보호 회로부(308, 310, 312, 314)의 구성 및 연결은 도 6의 제 5 실시예와 동일하다.
그러나, 제 6 실시예에 따른 정전기 방전 보호 회로는 입력 버퍼(320)의 트랜지스터(322, 324)의 게이트 산화막 보호와 더불어, 제 3 다이오드 체인(315)과 제 4 다이오드 체인(316)을 구비함으로써 동작 전압을 더욱 감소시키며, 복수 개의 다이오들이 입출력 패드(301)고 직렬로 연결되게 구성함으로써 캐패시턴스를 감소시켜 고속 동작을 적합하게 한다. 그리고, 전원 클램프를 다이오드(317)로 사용함 으로써, 출력 버퍼(330)의 트랜지스터(332, 338)로 흐르는 정전기 전류를 제어하는 효과가 있다.
도 8은 본 발명의 제 7 실시예에 따른 정전기 방전 보호 회로도이다.
도 8을 참조하면, 제 7 실시예에 따른 정전기 방전 보호 회로는, 도 7의 제 6 실시예에 따른 정전기 방전 보호 회로와 유사한 구성을 갖는다.
다시 말해, 외부전원전압 VCC 라인과 접지전압 VSS 라인 사이에 연결되는 외부에서 입출력 패드(301)를 통해 입력된 신호를 내부 회로(340)에 전달하는 입력 버퍼(320)와, 내부 회로(340)에서 생성된 신호를 일정한 경로를 통해 입출력 패드(301)로 전달하는 출력 버퍼(330), 및 입력 버퍼와 출력 버퍼 및 내부 회로를 정전기 과도 전류로부터 보호하는 ESD 보호 회로부(308, 310, 312, 315, 316, 317)를 포함하여 구성한다.
이에 더하여, 제 7 실시예에 따른 정전기 방전 보호 회로는, 외부전원전압 VCC 라인과 입력 버퍼(320) 사이에 연결된 다이오드(313)와 입력 버퍼(320)와 접지전압 VSS 라인 사이에 다이오드(314)를 연결한다. 여기서, 다이오드(313)의 애노드는 입력 버퍼(320)를 향하고, 다이오드(314)의 애노드는 접지전압 VSS 라인을 향해 연결된다.
따라서, 제 7 실시예에 따른 정전기 방전 보호 회로는, 입출력 패드(301)와 접지전압 VSS 라인 사이에 음(-)의 정전기 방전이 발생하거나 입출력 패드(301)와 외부전원전압 VCC 라인 사이에 양(+)의 정전기 방전이 발생하는 경우 다이오드(313) 또는 다이오드(314)를 통해 바로 방전될 수 있게 함으로써 ESD 방전 효율 을 더욱 높이는 효과가 있다.
따라서, 본 발명에 의하면, 고집적, 저전력 반도체 회로에 적합하게 동작 전압을 낮추어 동작 속도가 개선된 정전기 방전 보호 회로를 제공하는 효과가 있다.
또한, 본 발명에 의하면, 정전기 방전 보호 회로에 의해 발생하는 캐패시턴스를 줄여 고속 동작에 효율적인 정전기 방전 보호 소자를 제공하는 효과가 있다.

Claims (29)

  1. 입출력 패드로 유입되는 정전기 전류로부터 입력 버퍼와 출력 버퍼 및 내부 회로를 보호하는 정전기 방전 보호 회로에 있어서,
    상기 출력 버퍼 전단에 외부전원전압 라인과 상기 입출력 패드 사이에 적어도 1개 이상의 다이오드가 직렬로 연결된 제 1 다이오드 체인;
    상기 입출력 패드와 접지전압 라인 사이에 적어도 1개 이상의 다이오드가 직렬로 연결된 제 2 다이오드 체인; 및
    상기 제 1 및 제 2 다이오드 체인과 병렬되게 상기 외부전원전압 라인과 상기 접지전압 라인 사이에 연결되는 전원 클램프;
    를 포함하여 구성되는 정전기 방전 보호 회로.
  2. 제 1 항에 있어서,
    상기 제 1 다이오드 체인은 각 다이오드의 애노드가 상기 외부전원전압 라인을 향하고 캐소드가 상기 입출력 패드를 향하도록 연결되는 것을 특징으로 하는 정전기 방전 보호 회로.
  3. 제 1 항에 있어서,
    상기 제 2 다이오드 체인은 각 다이오드의 애노드가 상기 입출력 패드를 향하고 캐소드가 상기 접지전압 라인을 향하도록 연결되는 것을 특징으로 하는 정전기 방전 보호 회로.
  4. 제 1 항에 있어서,
    상기 제 1 다이오드 체인과 병렬되게 상기 외부전원전압 라인과 상기 입출력 패드와 사이에 연결된 제 1 다이오드; 및
    상기 제 2 다이오드 체인과 병렬되게 상기 입출력 패드와 상기 접지전압 라인 사이에 연결되는 제 2 다이오드;
    를 더 포함하여 구성되는 정전기 방전 보호 회로.
  5. 제 4 항에 있어서,
    상기 제 1 다이오드는 애노드가 상기 입출력 패드를 향하고 캐소드가 상기 외부전원전압 라인을 향하도록 연결되는 것을 특징으로 하는 정전기 방전 보호 회로.
  6. 제 4 항에 있어서,
    상기 제 2 다이오드는 애노드가 상기 접지전압 라인을 향하고 캐소드가 상기 입출력 패드를 향하도록 연결되는 것을 특징으로 하는 정전기 방전 보호 회로.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 전원 클램프는 애노드가 상기 접지전압 라인을 향하고 캐소드가 상기 외부전원전압 라인을 향하도록 연결되는 다이오드임을 특징으로 하는 정전기 방전 보호 회로.
  9. 제 1 항에 있어서,
    상기 전원 클램프는 필드 산화막 트랜지스터와 바이폴라 트랜지스터 및 MOS트랜지스터 중 어느 하나임을 특징으로 하는 정전기 방전 보호 회로.
  10. 제 1 항에 있어서,
    상기 전원 클램프는 SCR 소자임을 특징으로 하는 정전기 방전 보호 회로.
  11. 입출력 패드로 유입되는 정전기 전류로부터 입력 버퍼와 출력 버퍼 및 내부 회로를 보호하는 정전기 방전 보호 회로에 있어서,
    상기 출력 버퍼 전단에 외부전원전압 라인과 상기 입출력 패드 사이에 연결되는 제 1 다이오드;
    상기 출력 버퍼 전단에 상기 입출력 패드와 접지전압 라인 사이에 연결되는 제 2 다이오드;
    상기 제 1 및 제 2 다이오드와 병렬되게 상기 외부전원전압 라인과 상기 접지전압 라인 사이에 연결되는 전원 클램프;
    상기 입력 버퍼 전단에 상기 외부전원전압 라인과 상기 입력 버퍼 사이에 적어도 1개 이상의 다이오드가 직렬로 연결된 제 1 다이오드 체인;
    상기 입력 버퍼 전단에 상기 접지전압 라인과 상기 입력 버퍼 사이에 적어도 1개 이상의 다이오드가 직렬로 연결된 제 2 다이오드 체인; 및
    상기 제 1 및 제 2 다이오드 체인과 병렬되게 상기 외부전원전압 라인과 상기 접지전압 라인 사이에 연결되는 제 3 다이오드;
    를 포함하여 구성되는 정전기 방전 보호 회로.
  12. 제 11 항에 있어서,
    상기 제 1 다이오드 체인은 각 다이오드의 애노드가 상기 외부전원전압 라인을 향하고 캐소드가 상기 입력 버퍼를 향하도록 연결되는 것을 특징으로 하는 정전기 방전 보호 회로.
  13. 제 11 항에 있어서,
    상기 제 2 다이오드 체인은 각 다이오드의 애노드가 상기 입력 버퍼를 향하고 캐소드가 상기 접지전압 라인을 향하도록 연결되는 것을 특징으로 하는 정전기 방전 보호 회로.
  14. 제 11 항에 있어서,
    상기 제 1 다이오드는 애노드가 상기 입출력 패드를 향하고 캐소드가 상기 외부전원전압 라인을 향하도록 연결되는 것을 특징으로 하는 정전기 방전 보호 회로.
  15. 제 11 항에 있어서,
    상기 제 2 다이오드는 애노드가 상기 접지전압 라인을 향하고 캐소드가 상기 입출력 패드를 향하도록 연결되는 것을 특징으로 하는 정전기 방전 보호 회로.
  16. 제 11 항에 있어서,
    상기 제 3 다이오드는 애노드가 상기 접지전압 라인을 향하고 캐소드가 상기 외부전원전압 라인을 향하도록 연결되는 것을 특징으로 하는 정전기 방전 보호 회로.
  17. 제 11 항에 있어서,
    상기 전원 클램프는 애노드가 상기 접지전압 라인을 향하고 캐소드가 상기 외부전원전압 라인을 향하도록 연결되는 다이오드임을 특징으로 하는 정전기 방전 보호 회로.
  18. 제 11 항에 있어서,
    상기 전원 클램프는 필드 산화막 트랜지스터와 바이폴라 트랜지스터 및 MOS트랜지스터 중 어느 하나임을 특징으로 하는 정전기 방전 보호 회로.
  19. 제 11 항에 있어서
    상기 전원 클램프는 SCR 소자임을 특징으로 하는 정전기 방전 보호 회로.
  20. 입출력 패드로 유입되는 정전기 전류로부터 입력 버퍼와 출력 버퍼 및 내부 회로를 보호하는 정전기 방전 보호 회로에 있어서,
    상기 출력 버퍼 전단에 외부전원전압 라인과 상기 입출력 패드 사이에 적어도 1개 이상의 다이오드가 직렬로 연결된 제 1 다이오드 체인;
    상기출력 버퍼 전단에 상기 입출력 패드와 접지전압 라인 사이에 적어도 1개 이상의 다이오드가 직렬로 연결된 제 2 다이오드 체인;
    상기 제 1 및 제 2 다이오드 체인과 병렬되게 상기 외부전원전압 라인과 상기 접지전압 라인 사이에 연결되는 전원 클램프;
    상기 입력 버퍼 전단에 상기 외부전원전압 라인과 상기 입력 버퍼 사이에 적어도 1개 이상의 다이오드가 직렬로 연결된 제 3 다이오드 체인; 및
    상기 입력 버퍼 전단에 상기 입력 버퍼와 상기 접지전압 라인 사이에 적어도 1개 이상의 다이오드가 직렬로 연결된 제 4 다이오드 체인;
    를 포함하여 구성되는 정전기 방전 보호 회로.
  21. 제 20 항에 있어서,
    상기 제 1 및 제 3 다이오드 체인은 각 다이오드의 애노드가 상기 외부전원 전압 라인을 향하고 캐소드가 상기 입출력 패드를 향하도록 연결되는 것을 특징으로 하는 정전기 방전 보호 회로.
  22. 제 20 항에 있어서,
    상기 제 2 및 제 4 다이오드 체인은 각 다이오드의 애노드가 상기 입출력 패드를 향하고 캐소드가 상기 접지전압 라인을 향하도록 연결되는 것을 특징으로 하는 정전기 방전 보호 회로.
  23. 제 20 항에 있어서,
    상기 전원 클램프는 애노드가 상기 접지전압 라인을 향하고 캐소드가 상기 외부전원전압 라인을 향하도록 연결되는 다이오드임을 특징으로 하는 정전기 방전 보호 회로.
  24. 제 20 항에 있어서,
    상기 전원 클램프는 필드 산화막 트랜지스터와 바이폴라 트랜지스터 및 MOS트랜지스터 중 어느 하나임을 특징으로 하는 정전기 방전 보호 회로.
  25. 제 20 항에 있어서,
    상기 제 3 및 제 4 다이오드 체인과 병렬되게 상기 외부전원전압 라인과 상기 접지전압 라인 사이에 연결되는 다이오드를 더 포함하는 것을 특징으로 하는 정 전기 방전 보호 회로.
  26. 제 25 항에 있어서,
    상기 다이오드는 애노드가 상기 접지전압 라인을 향하고 캐소드가 상기 외부전원전압 라인을 향하도록 연결되는 것을 특징으로 하는 정전기 방전 보호 회로.
  27. 제 20 항에 있어서,
    상기 제 3 다이오드 체인과 병렬되게 상기 외부전원전압 라인과 상기 입력 버퍼 사이에 연결된 제 1 다이오드; 및
    상기 제 4 다이오드 체인과 병렬되게 상기 접지전압 라인과 상기 입력 버퍼 사이에 연결되는 제 2 다이오드;
    를 더 포함하여 구성되는 정전기 방전 보호 회로.
  28. 제 27 항에 있어서,
    상기 제 1 다이오드 체인의 각 다이오드의 애노드가 상기 외부전원전압 라인을 향하고 캐소드가 상기 입출력 패드를 향하도록 연결되는 것을 특징으로 하는 정전기 방전 보호 회로.
  29. 제 27 항에 있어서,
    상기 제 2 다이오드 체인의 각 다이오드의 애노드가 상기 입출력 패드를 향 하고 캐소드가 상기 접지전압 라인을 향하도록 연결되는 것을 특징으로 하는 정전기 방전 보호 회로.
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KR101145791B1 (ko) * 2009-07-31 2012-05-16 에스케이하이닉스 주식회사 정전기 보호회로
US8228651B2 (en) 2009-07-31 2012-07-24 Hynix Semiconductor Inc. ESD protection circuit
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KR101983134B1 (ko) * 2012-12-20 2019-05-28 삼성전기주식회사 인버터 보호 장치
US20210407990A1 (en) * 2020-06-30 2021-12-30 Qualcomm Incorporated Circuit techniques for enhanced electrostatic discharge (esd) robustness
US11575259B2 (en) * 2021-07-08 2023-02-07 Qualcomm Incorporated Interface circuit with robust electrostatic discharge

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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* Cited by examiner, † Cited by third party
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JP2001110993A (ja) * 1999-10-08 2001-04-20 Oki Electric Ind Co Ltd 静電保護回路

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