KR101145791B1 - 정전기 보호회로 - Google Patents

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Abstract

본 발명은 정전기 보호회로에 관한 것으로, 더욱 상세하게는 입출력 드라이버를 정전기로부터 보호 가능한 정전기 보호회로에 관한 것이다. 본 발명에 따른 정전기 보호회로는, 데이터 출력패드에 연결된 출력 드라이버; 상기 출력 드라이버에 흐를 수 있는 정전기 전류를 접지전압단으로 바이패스시키기 위한 바이패스부; 상기 바이패스부가 동작할 때, 상기 출력 드라이버의 동작을 차단시키는 출력 드라이버 제어부를 포함하는 것을 특징으로 한다.

Description

정전기 보호회로{ESD PROTECTION CIRCUIT}
본 발명은 정전기 보호회로에 관한 것으로, 더욱 상세하게는 입출력 드라이버를 정전기로부터 보호 가능한 정전기 보호회로에 관한 것이다.
정전기(ESD)는 반도체 칩의 신뢰성을 좌우하는 요소 중의 하나로서, 반도체 칩의 취급 시 또는 시스템에 장착하는 경우 발생되어 칩을 손상시킨다. 따라서, 반도체 소자의 주변 영역에는 정전기로부터 반도체 소자를 보호하기 위하여, ESD 방전 회로가 구비되어야 한다. 이러한 정전기 방전회로가 구비되는 일 예가, 반도체 메모리장치의 데이터 입력과 출력 패드 주변이다.
도 1은 종래 반도체 메모리장치에 이용되고 있는 정전기 보호회로의 일 예시도이다. 그리고 도시되고 있는 정전기 보호회로의 일 예는, 데이터 입/출력 패드에 연결되고 있는 상태를 보여주고 있다.
도시하고 있는 바와 같이, 반도체 메모리장치의 데이터 입력/출력 패드에는 풀-업(PULL-UP) 드라이버(P1)와 풀-다운(PULL-DOWN) 드라이버(N2)를 연결하여 사용하고 있다. 즉, 전원전압단(VDDQ)과 접지전압단(VSSQ) 사이에 풀-업 드라이버(P1)와 풀-다운 드라이버(N2)가 직렬 연결되고 있고, 데이터 입력/출력 패드(10 : DQ PAD)와 풀-업 드라이버(P1) 사이에 풀-업 저항(R2)이 연결되고, 데이터 입력/출력 패드(10)와 풀-다운 드라이버(N2) 사이에 풀-다운 저항(R3)이 연결된다. 그리고 상기 풀-업 드라이버(P1)와 풀-다운 드라이버(N2)는 프리드라이버(20,30)에 의해서 선택적으로 구동된다.
또한, 데이터 입력/출력 패드(10)를 통해 외부로부터 인가된 정전기의 방전경로를 제공하는 ESD 보호부(40) 및 ESD 보호부(40)를 통해 인가된 정전기를 클램프하는 전원 클램프부(50)가 구비된다.
상기 ESD 보호부(40)는 전원전압단(VDDQ)과 접지전압단(VSSQ) 사이에 직렬 연결되는 제1 및 제2 다이오드(D1,D2)를 포함한다. 상기 제1 다이오드(D1)는 전원전압(VDD) 이상의 포지티브(+) 정전기를 수신하여, 전원전압단(VDDQ)으로 방전시키거나, 전원 클램프부(50)를 통하여 접지전압단(VSSQ)으로 방전시킨다. 또한, 상기 제2 다이오드(D2)는 접지전압(VSS) 이하의 네거티브(-) 정전기를 수신하여, 접지전압단(VSSQ)으로 방전시키거나, 전원 클램프부(50)를 통하여 전원전압단(VDDQ)으로 방전시킨다.
또한, 상기 전원 클램프부(50)는 전원전압단(VDDQ)과 접지전압단(VSSQ) 사이에 연결된 NMOS 트랜지스터(N1), 전원전압단(VDDQ)과 NMOS 트랜지스터(N1)의 게이트 단자 사이에 연결된 캐패시터(C1) 및 접지전압단(VSSQ)과 NMOS 트랜지스터(N1)의 게이트 단자 사이에 연결된 저항(R1)으로 구성된다.
상기와 같이 구성되는 종래 정전기 보호회로는, 프리 드라이버(30)의 구동 시에는 풀-다운 드라이버(N2)를 통해 출력 노드의 전압을 풀다운 시킨다. 반대로 프리 드라이버(20)의 구동 시에는 풀-업 드라이버(P1)를 통해 출력 노드의 전압을 풀업 시킨다. 이와 같이 풀-업/풀-다운 동작이 이루어질 때, 풀-업 및 풀-다운 저항(R2,R3)은 데이터 입력/출력 패드(10)에 걸리는 전압의 풀다운 및 풀업 전류의 선형성에 영향을 미치게 된다.
즉, 상기 풀-업 및 풀-다운 저항(R2,R3)은, 정전기 전압 및 정전기 전류를 차단시키는 역할을 한다. 그러나 이와 반대로 상기 풀-업 및 풀-다운 저항(R2,R3) 때문에 출력 드라이버의 IBIS (I/O Buffer Interface Specification)특성이 저하된다. 특히, 저전력 반도체는 동작전압을 낮게 조절하고 있고, 이와 함께 상기 풀-업 및 풀-다운 저항(R2,R3)이 출력 전압과 출력 전류를 감쇄시키는 역할을 수행하기 때문에, 출력 드라이버의 선형(LINEAR), 포화(SATURATION)영역의 기울기가 낮아져서 IBIS 특성이 낮아지는 결과를 초래하게 된다.
따라서 본 발명은 상기 문제점을 해결하기 위한 것으로, 저전력 제품에서 입출력 드라이버의 IBIS 특성을 향상시키면서 정전기로부터 보호 가능한 정전기 보호 특성은 유지할 수 있는 정전기 보호회로를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 정전기 보호회로는, 데이터 출력패드에 연결된 출력 드라이버; 상기 출력 드라이버로 흐를 수 있는 정전기 전류를 접지전압단으로 바이패스시키기 위한 바이패스부; 상기 바이패스부가 동작할 때, 상기 출력 드라이버의 동작을 차단시키는 출력 드라이버 제어부를 포함하는 것을 특징으로 한다.
또한, 본 발명의 다른 실시예에 따른 정전기 보호회로는, 데이터 출력패드에 연결된 풀-업/풀-다운 드라이버; 상기 풀-업/풀-다운 드라이버를 선택적으로 인에이블시키는 프리 드라이버; 상기 풀-업/풀-다운 드라이버로 흐를 수 있는 정전기 전류를 접지전압단으로 바이패스시키기 위한 바이패스부; 상기 바이패스부가 동작할 때, 상기 프리 드라이버에서 풀-업/풀-다운 드라이버로 공급하는 트리거 전압을 조절하는 제어부를 포함하는 것을 특징으로 한다.
본 발명은, 정전기 발생시, 발생된 정전기 전류가 출력 드라이버를 손상시키지 않고 접지전압단으로 바이패스시키도록 제어한다. 이를 위해서 본 발명은 정전기 전류를 바이패스시키는 경로를 구성하고, 또한 상기 바이패스 경로가 동작시에는 출력 드라이버의 동작이 차단되도록 한다. 따라서 본 발명은 정전기로 인한 출력 드라이버의 손상을 방지하면서도 IBIS 특성을 향상시켜서 반도체 회로의 입출력 특성을 향상시킨다.
도 1은 종래 정전기 보호회로의 구성도,
도 2는 본 발명의 제 1 실시예에 따른 정전기 보호회로의 구성도,
도 3은 출력 드라이버에 연결된 저항의 유,무에 따른 출력 드라이버의 IBIS 특성도.
도 4는 PMOS 트랜지스터(P13) 및/또는 NMOS 트랜지스터(N14)의 턴-온되었을 때와, 턴-오프 되었을 때 풀-업/풀-다운 드라이버(P11,N12)의 특성을 도시한 그래프.
도 5는 전원 클램프부의 RC 값을 조정했을 때와 조정하지 않았을 때 트리거 전압의 특성을 도시한 그래프.
도 6은 본 발명의 제 2 실시예에 따른 정전기 보호회로의 구성도,
이하, 본 발명의 실시예들을 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시 예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 또한, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 일 실시예에 따른 정전기 보호회로의 구성도이다.
도시하고 있는 바와 같이 본 발명은 전원전압단(VDDQ)과 접지전압단(VSSQ) 사이에 풀-업 드라이버(P11)와 풀다운-드라이버(N12)가 직렬 연결되고 있다. 그리고 상기 풀업-드라이버(P11)와 풀다운-드라이버(N12)에 의해 풀-업/풀-다운 된 전압이 데이터 입력/출력 패드(DQ PAD ; 110)로 출력되어진다.
상기 풀업-드라이버(P11)는, 프리 드라이버(120)에 의해서 구동되고, 상기 풀다운-드라이버(N12)는, 또 다른 프리 드라이버(130)에 의해서 구동된다.
그리고, 데이터 입력/출력 패드(110)를 통해 외부로부터 인가된 ESD의 방전경로를 제공하는 ESD 보호부(140) 및 ESD 보호 회로를 통해 인가된 ESD를 클램프하는 전원 클램프부(150)가 구비된다.
상기 ESD 보호부(140)는 전원전압단(VDDQ)과 접지전압단(VSSQ) 사이에 직렬 연결되는 제1 및 제2 다이오드(D11,D12)를 포함한다. 상기 제1 다이오드(D11)는 전원전압(VDD) 이상의 포지티브(+) 정전기를 수신하여, 전원전압단(VDDQ)으로 방전시키거나, 전원 클램프부(150)를 통하여 접지전압단(VSSQ)으로 방전시킨다. 또한, 상기 제2 다이오드(D12)는 접지전압(VSS) 이하의 네거티브(-)정전기를 수신하여, 접지전압단(VSSQ)으로 방전시키거나, 전원 클램프부(150)를 통하여 전원전압단(VDDQ)으로 방전시킨다.
또한, 상기 전원 클램프부(150)는 전원전압단(VDDQ)과 접지전압단(VSSQ) 사이에 연결된 NMOS 트랜지스터(N11), 전원전압단(VDDQ)과 NMOS 트랜지스터(N11)의 게이트 단자 사이에 연결된 캐패시터(C11) 및 접지전압단(VSSQ)과 NMOS 트랜지스터(N11)의 게이트 단자 사이에 연결된 저항(R11)으로 구성된다. 상기 직렬연결된 저항(R11) 및 캐패시터(C11)에 의해 전원전압단(VDDQ)과 접지전압단(VSSQ) 사이의 NMOS 트랜지스터(N11)의 턴-온 전압이 결정된다.
설명의 편의상, 전원전압(VDD) 이상의 포지티브(+) 정전기를 접지전압단(VSSQ)으로 방전시키는 전원 클램프부(150)의 동작에 대해 설명하기로 한다.
캐패시터(C1)는 전원전압단(VDDQ)을 통하여 포지티브(+) 정전기를 수신하여, 이에 따른 ESD 전류를 노드 'A'로 흘려보낸다. 저항(R11)은 캐패시터(C11)에서 방출된 전류를 노드 'A'를 통하여 수신하여 전압을 발생시킨다. NMOS 트랜지스터(N11)는 저항(R11)을 통해 발생된 전압을 게이트 단자로 수신한다. 이 때, NMOS 트랜지스터(N11)는 게이트 단자에서 수신한 전압이 NMOS 트랜지스터(N11)의 문턱 전압(threshold voltage)보다 크면, 드레인-소스 경로로 전류가 흐르기 시작하고, 이에 따라, ESD 전류를 드레인-소스 경로로 흘려보낸다. 다시 말해, NMOS 트랜지스터(N1)는 게이트 단자와 소오스 단자에 걸리는 전압이 문턱 전압보다 클 때, 전원 클램프부(150)는 전원전압단(VDDQ)을 통해 포지티브(+) 정전기를 수신하여, 접지전압단(VSSQ)으로 방전시킨다.
그리고 본 발명의 제 1 실시예에 따른 정전기 보호회로는, 출력 드라이버인 풀업-드라이버(P11)와 병렬로 다이오드(D13,D14)를 연결하고 있다. 즉, 전원전압단(VDDQ)과 DQ 패드(110) 사이에 다이오드(D13,D14)가 연결되어 상기 풀업-드라이버(P11)와 병렬 연결된다. 상기 다이오드(D13,D14)는, 정전기(ESD) 전류를 출력 드라이버로 흐르지 않도록 바이패스 시키는 역할을 하며, 저항(R12)을 통해서 P 전극이 전원전압단(VDDQ)에 연결되고, N 전극이 DQ 패드(110)에 연결된다.
또한, 출력 드라이버인 풀업-드라이버(P11)의 트리거 전압(TRIGGER VOLTAGE)을 상승시키기 위한 PMOS 트랜지스터(P13)의 소스단이 전원전압단(VDDQ)에 연결되고, 상기 PMOS 트랜지스터(P13)의 드레인단은 상기 출력 드라이버인 풀업-드라이버(P11)의 게이트단에 연결되고, 상기 PMOS 트랜지스터(P13)의 게이트단은, 상기 저항(R12)과 다이오드(D13) 사이의 접속점(B)에 연결된다.
또한 본 발명의 제 1 실시예에 따른 정전기 보호회로는, 출력 드라이버인 풀다운-드라이버(N12)와 병렬로 다이오드(D15,D16)를 연결하고 있다. 즉, DQ 패드(110)와 접지전압단(VSSQ) 사이에 다이오드가 연결되어 상기 풀다운-드라이버(N12)와 병렬 연결된다. 상기 다이오드는, 정전기(ESD) 전류를 출력 드라이버로 흐르지 않도록 바이패스 시키는 역할을 하며, P 전극이 상기 DQ 패드(110)에 연결되고, N 전극이 저항(R13)을 통해서 접지전압단에 연결된다.
또한, 출력 드라이버의 트리거 전압(TRIGGER VOLTAGE)을 상승시키기 위한 NMOS 트랜지스터(N14)의 소스단이 접지전압단(VSSQ)에 연결되고, 상기 NMOS 트랜지스터(N14)의 드레인단은 상기 출력 드라이버인 풀다운-드라이버(N12)의 게이트단에 연결되고, 상기 NMOS 트랜지스터(N14)의 게이트단은, 상기 저항(R13)과 다이오드(D16) 사이의 접속점(C)에 연결된다.
상기와 같이 구성되는 본 발명의 제 1 실시예에 따른 정전기 보호회로의 동작은 다음과 같이 이루어진다.
우선, 노말 동작 시, 출력 드라이버(P11,N12)에 연결된 저항이 없기 때문에 IBIS 특성은 향상된다.
저전력 반도체 회로의 동작전압은 통상적으로 1.8볼트, 1.2볼트 또는 그 이하가 되고, 다이오드의 턴-온 전압은 약 1볼트이다. 따라서 다이오드를 직렬로 2개 이상 구비하여, 노말 동작 시에는 상기 다이오드가 턴-온 되지 않도록 구성하고 있다. 그리고 상기 경우에 풀-업 드라이버(P11)의 게이트에 연결된 PMOS 트랜지스터(P13)도 오프 상태를 유지한다. 마찬가지로 풀-다운 드라이버(N12)의 게이트에 연결된 NMOS 트랜지스터(N14)도 오프 상태를 유지한다. 참고로, 상기의 설명에서 2개의 다이오드가 예로 설명되었지만, 다이오드 개수는 동작 전압에 따라 달라질 수 있다.
이 경우 프리 드라이버(130)의 구동 시에는 NMOS트랜지스터(N12)를 통해 출력노드의 전압을 풀다운 시킨다. 반대로 프리 드라이버(120)의 구동 시에는 PMOS트랜지스터(P11)를 통해 출력노드의 전압을 풀업시킨다.
참고로, 도 3은 출력 드라이버에 연결된 저항의 유, 무에 따른 출력 드라이버의 IBIS(I/O Buffer Interface Specification) 특성도이다.
도 3에 도시된 바와 같이, 도1에 도시된 종래의 출력 드라이버(P1, N2)는 데이터 입력/출력 패드(10)와 직렬 연결된 풀-업 저항(R2) 및 풀-다운 저항(R3)으로 인해 IBIS 특성이 저하된다. 반면, 본 발명의 실시예에 따른 출력 드라이버(P11, N12)는 데이터 입력/출력 패드(110)와 연결된 저항이 없음으로 인해 종래의 출력 드라이버(P1, N2)에 비해 출력 드라이버의 IBIS 특성이 향상됨을 알 수 있다.
한편, ESD 전류가 방전시에, 직렬로 연결되고 있는 다이오드(D13-D16)가 턴-온 되면서 초기 ESD 전류를 흘려주게 된다. 이때 다이오드(D13-D16)와 직렬로 연결된 저항(R12, R13)에 의해서 전압강하가 발생하고, 출력 드라이버의 게이트에 연결된 트랜지스터(P13,N14)가 턴-온 동작된다.
상기 PMOS 트랜지스터(P13)가 턴-온 동작되면, 상기 턴-온 동작된 PMOS 트랜지스터(P13)를 통하여 풀-업 드라이버(P11)의 게이트단에 전원전압단(VDDQ)이 연결된다. 마찬가지로 상기 NMOS 트랜지스터(N14)가 턴-온 동작되면, 상기 턴-온 동작된 NMOS 트랜지스터(N14)를 통하여 풀-다운 드라이버(N12)의 게이트단에 접지전압단(VSSQ)이 연결된다. 결과적으로, 상기 풀-업 드라이버인 풀업-드라이버(P11)는 GPPMOS로 동작하게 되고, 상기 풀-다운 드라이버인 풀다운-드라이버(N12)는 GGNMOS 로 동작하게 된다.
도 4는 PMOS 트랜지스터(P13) 및/또는 NMOS 트랜지스터(N14)의 턴-온되었을 때와, 턴-오프 되었을 때 풀-업/풀-다운 드라이버(P11,N12)의 특성을 도시한 그래프이다.
도 4에서 도시된 바와 같이, PMOS 트랜지스터(P13) 및/또는 NMOS 트랜지스터(N14)가 턴-오프 되었을 때는 풀-업/풀-다운 드라이버(P11,N12)의 트리거 전압(TRIGGER VOLTAGE)이 약 4V 미만이었으나, 상기 PMOS 트랜지스터(P13) 또는/및 NMOS 트랜지스터(N14)가 턴-온 동작되면, 풀-업/풀-다운 드라이버(P11,N12)의 트리거 전압(TRIGGER VOLTAGE)이 약 6V 까지 증가하게 된다.
따라서 본 발명에서는 정전기가 직렬로 연결된 다이오드(D13~D16)를 턴-온 시켜서 접지전압단으로 바이패스 될 때, 출력 드라이버(P11)에는 공급전압(VDDQ)이 연결되고, 출력 드라이버(N12)에는 접지전압단(VSSQ)이 연결되어 각각 GPPMOS/GGNMOS 의 상태가 된다. 이때의 동작으로 출력 드라이버의 트리거 전압은 증가되고, 상기 턴-온된 다이오드(D11~D16)를 통해서 정전기는 접지전압단으로 방전된다.
이때 직렬로 연결된 다이오드(D13~D16)의 사이즈는 ESD 보호부(14)의 다이오드(D11, D12)의 사이즈와 동일할 필요는 없다. 이는 초기 턴온되어 ESD 보호소자(D11, D12)를 턴온시키기 위한 전압이 발생할 정도의 ESD 전류를 흘려주면 되기 때문이다.
도 5는 전원 클램프부(150)의 저항(R11) 및 캐패시터(C11)의 RC 값을 조정했을 때와 조정하지 않았을 때 트리거 전압의 특성을 도시한 그래프이다.
도 5를 참조하면, 상기 ESD 보호부(140)와 전원 클램프부(150)의 경로가 턴온되는 트리거 전압은 약 6V 일때, 전원 클램프부(150)의 저항(R11) 및 캐패시터(C11)의 RC 값을 크게 해주면 트리거 전압을 약 5V 로 낮출수 있다. 따라서 출력 드라이버의 턴온전압을 6V로 상승시키고 5V의 턴온특성을 가지는 전원 클램프부(150)를 사용하게 되면 출력 드라이버는 정전기 방전시에 방전경로상에서 제외시킬수 있기 때문에 ESD 특성을 향상시킬수 있게 되며 IBIS 특성 또한 향상된다.
도 6은 본 발명의 제 2 실시예에 따른 정전기 보호회로의 구성도이다.
도 6에 도시된 회로는 출력 드라이버의 트리거 전압(TRIGGER VOLTAGE)을 상승시키기 위한 트랜지스터들의 극성이 바뀐다는 점만 제외하고는 본 발명의 제 1 실시예에 나타난 구성과 거의 유사하다.
도 6을 참조하면, 본 발명의 제 2 실시예에 따른 정전기 보호회로는 전원전압단(VDDQ)과 접지전압단(VSSQ) 사이에 풀-업 드라이버인 PMOS 트랜지스터(P21)와 풀-다운 드라이버인 NMOS 트랜지스터(N22)가 직렬 연결되고, 상기 풀-업 드라이버인 PMOS 트랜지스터(P21)의 트리거 전압을 상승시키기 위해 NMOS 트랜지스터(N23)이 구비되고, 상기 풀-다운 드라이버인 NMOS 트랜지스터(N22)의 트리거 전압을 상승시키기 위해 PMOS 트랜지스터(P24)가 구비된다.
또한, 전원전압단(VDDQ)과 DQ 패드(210) 사이에 다이오드(D23, D24)가 연결되어 상기 PMOS 트랜지스터(P21)와 병렬 연결된다. 상기 다이오드(D23, D24)는 정전기(ESD) 전류를 출력 드라이버로 흐르지 않도록 바이패스 시키는 역할을 하며, 저항(R22)을 통해서 P 전극이 전원전압단(VDDQ)에 연결되고, N 전극이 DQ 패드(210)에 연결된다.
또한, 상기 DQ 패드(210)와 접지전압단(VSSQ) 사이에 다이오드(D25, D26)가 연결되어 상기 NMOS 트랜지스터(N22)와 병렬 연결된다. 상기 다이오드(D25, D26)는 정전기(ESD) 전류를 출력 드라이버로 흐르지 않도록 바이패스 시키는 역할을 하며, 저항(R23)을 통해서 N 전극이 접지전압단(VSSQ)에 연결되고, P 전극이 DQ 패드(210)에 연결된다.
상기 NMOS 트랜지스터(N23)는 드레인단이 전원전압단(VDDQ)에 연결되고, 소스단이 상기 출력 드라이버인 PMOS 트랜지스터(P21)의 게이트단에 연결되고, 게이트단이 다이오드(D26)와 저항(R23) 사이의 접속점(E)에 연결된다.
또한, 상기 PMOS 트랜지스터(N24)는 드레인단이 접지전압단(VSSQ)에 연결되고, 소스단이 상기 출력 드라이버인 NMOS 트랜지스터(N22)의 게이트단에 연결되고, 게이트단이 상기 저항(R22)과 다이오드(D23) 사이의 접속점(D)에 연결된다.
상기와 같이 구성되는 본 발명의 제 2 실시예에 따른 정전기 보호회로의 동작은 다음과 같이 이루어진다.
우선, 노말 동작시, 출력 드라이버(P21,N22)에 연결된 저항이 없기 때문에 IBIS 특성은 향상된다. 그리고 풀-업 드라이버(P21)의 게이트에 연결된 NMOS 트랜지스터(N23)도 오프 상태를 유지한다. 마찬가지로 풀-다운 드라이버(N22)의 게이트에 연결된 PMOS 트랜지스터(P24)도 오프 상태를 유지한다. 이 경우 프리드라이버(230)의 구동 시에는 NMOS트랜지스터(N22)를 통해 출력노드의 전압을 풀다운 시킨다. 반대로 프리 드라이버(220)의 구동 시에는 PMOS트랜지스터(P21)를 통해 출력노드의 전압을 풀업시킨다.
한편, ESD 전류가 방전시에, 직렬로 연결된 다이오드(D23-D26)가 턴-온 되면서 초기 ESD 전류를 흘려주게 된다. 이때 직렬로 연결된 저항(R22, R23)에 의해서 전압강하가 발생하고, 출력 드라이버의 게이트에 연결된 트랜지스터(N23, P24)가 턴-온 동작된다.
상기 NMOS 트랜지스터(N23)가 턴-온 동작되면, 풀-업 드라이버인 PMOS 트랜지스터(P21)의 게이트단에 상기 턴-온 동작된 NMOS 트랜지스터(N23)를 통하여 접지전압단(VSSQ)이 연결된다. 마찬가지로 상기 PMOS 트랜지스터(P24)가 턴-온 동작되면, 풀-다운 드라이버인 NMOS 트랜지스터(N22)의 게이트단에 상기 턴-온 동작된 PMOS 트랜지스터(P24)를 통하여 전원전압단(VDDQ)이 연결된다. 결과적으로, 상기 풀-업 드라이버인 PMOS 트랜지스터(P21)는 GPPMOS로 동작하게 되고, 상기 풀-다운 드라이버인 NMOS 트랜지스터(N22)는 GGNMOS 로 동작하게 된다.
따라서 본 발명에서는 정전기(ESD)가 직렬로 연결된 다이오드(D23~D26)를 턴-온 시켜서 접지전압단으로 바이패스 될 때, 출력 드라이버(P21)에는 공급전압(VDDQ)이 연결되고, 출력 드라이버(N22)에는 접지전압단(VSSQ)이 연결되어 각각 GPPMOS/GGNMOS 의 상태가 되어 트리거 전압(TRIGGER VOLTAGE)이 높아진다. 결과적으로, 다이오드(D23~D26)로만 ESD 전류가 흐르게 되고 이후 ESD 보호소자(D21, D22)가 턴온되어 ESD 전류를 방전시킨다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 정전기를 바이패스시키면서 출력 드라이버의 IBIS 특성을 개선시킬 수 있도록 정전기 보호회로를 구성하는 경우에 적용될 수 있다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
110 : DQ 패드 120,130 : 프리드라이버
N11~N14 ; NMOS 트랜지스터 D11~D16 : 다이오드
P11 : PMOS 트랜지스터 R11~R13 : 저항

Claims (25)

  1. 데이터 출력패드에 연결된 출력 드라이버;
    상기 출력 드라이버로 흐를 수 있는 정전기 전류를 접지전압단으로 바이패스시키기 위한 바이패스부;
    상기 바이패스부가 동작할 때, 상기 출력 드라이버의 동작을 차단시키는 출력 드라이버 제어부
    를 포함하는 것을 특징으로 하는 정전기 보호회로.
  2. 제 1 항에 있어서,
    상기 바이패스부는, 전원전압단과 상기 접지전압단 사이에 직렬 연결된 다수개의 다이오드로 구성되는 것을 특징으로 하는 정전기 보호회로.
  3. 제 2 항에 있어서,
    상기 바이패스부는, 상기 전원전압단과 상기 다이오드 사이에 저항을 더 연결한 것을 특징으로 하는 정전기 보호회로.
  4. 제 2 항에 있어서,
    상기 바이패스부는, 상기 다이오드와 상기 접지전압단 사이에 저항을 더 연결한 것을 특징으로 하는 정전기 보호회로.
  5. 제 1 항에 있어서,
    상기 출력 드라이버는, 전원전압단과 접지전압단 사이에 직렬 연결된 풀-업/풀-다운 드라이버를 포함하는 것을 특징으로 하는 정전기 보호회로.
  6. 제 5 항에 있어서,
    상기 출력 드라이버 제어부는, 상기 전원전압단과 상기 풀-업 드라이버 사이를 연결하는 전압제어용 연결부를 포함하는 정전기 보호회로.
  7. 제 6 항에 있어서,
    상기 전압제어용 연결부는, 상기 풀-업 드라이버의 동작전압을 상승시키는 것을 특징으로 하는 정전기 보호회로.
  8. 제 5 항에 있어서,
    상기 출력 드라이버 제어부는, 상기 풀-다운 드라이버와 상기 접지전압단 사이를 연결하는 전압제어용 연결부를 포함하는 정전기 보호회로.
  9. 제 8 항에 있어서,
    상기 전압제어용 연결부는, 상기 풀-다운 드라이버의 동작전압을 상승시키는 것을 특징으로 하는 정전기 보호회로.
  10. 제 5 항에 있어서,
    상기 바이패스부는,
    상기 풀-업 드라이버로 흐를 수 있는 정전기 전류를 상기 접지전압단으로 바이패스 시키는 제1바이패스부; 및
    상기 풀-다운 드라이버로 흐를 수 있는 정전기 전류를 상기 접지전압단으로 바이패스 시키는 제2바이패스부
    를 포함하는 정전기 보호회로.
  11. 제 10 항에 있어서,
    상기 제1바이패스부는,
    일단이 상기 전원전압단에 연결된 제1저항; 및
    상기 제1저항의 타단과 상기 데이터 출력패드 사이에 연결된 다수의 제1다이오드
    를 포함하는 정전기 보호회로.
  12. 제 11 항에 있어서,
    상기 제2바이패스부는,
    일단이 상기 접지전압단에 연결된 제2저항; 및
    상기 제2저항의 타단과 상기 데이터 출력패드 사이에 연결된 다수의 제2다이오드
    를 포함하는 정전기 보호회로.
  13. 제 12 항에 있어서,
    상기 출력 드라이버 제어부는,
    상기 전원전압단과 상기 풀-업 드라이버 사이에 소스-드레인 경로가 형성되고, 게이트가 상기 제1저항과 다수의 제1다이오드의 접속단에 연결되는 PMOS 트랜지스터인 정전기 보호회로.
  14. 제 12 항에 있어서,
    상기 출력 드라이버 제어부는,
    상기 접지전압단과 상기 풀-다운 드라이버 사이에 소스-드레인 경로가 형성되고, 게이트가 상기 제2저항과 다수의 제2다이오드의 접속단에 연결되는 NMOS 트랜지스터인 정전기 보호회로.
  15. 제 12 항에 있어서,
    상기 출력 드라이버 제어부는,
    상기 전원전압단과 상기 풀-업 드라이버 사이에 소스-드레인 경로가 형성되고, 게이트가 상기 제2저항과 다수의 제2다이오드의 접속단에 연결되는 NMOS 트랜지스터인 정전기 보호회로.
  16. 제 12 항에 있어서,
    상기 출력 드라이버 제어부는,
    상기 접지전압단과 상기 풀-다운 드라이버 사이에 소스-드레인 경로가 형성되고, 게이트가 상기 제1저항과 다수의 제1다이오드의 접속단에 연결되는 PMOS 트랜지스터인 정전기 보호회로.
  17. 데이터 출력패드에 연결된 풀-업/풀-다운 드라이버;
    상기 풀-업/풀-다운 드라이버를 선택적으로 인에이블시키는 프리 드라이버;
    상기 풀-업/풀-다운 드라이버로 흐를 수 있는 정전기 전류를 접지전압단으로 바이패스시키기 위한 바이패스부;
    상기 바이패스부가 동작할 때, 상기 프리 드라이버에서 풀-업/풀-다운 드라이버로 공급하는 트리거 전압을 조절하는 제어부
    를 포함하는 것을 특징으로 하는 정전기 보호회로.
  18. 제 17 항에 있어서,
    상기 바이패스부는, 전원전압단과 상기 접지전압단 사이에 직렬 연결된 다수개의 다이오드로 구성되는 것을 특징으로 하는 정전기 보호회로.
  19. 제 18 항에 있어서,
    상기 바이패스부는, 상기 전원전압단과 상기 다이오드 사이에 저항을 더 연결한 것을 특징으로 하는 정전기 보호회로.
  20. 제 18 항에 있어서,
    상기 바이패스부는, 상기 다이오드와 상기 접지전압단 사이에 저항을 더 연결한 것을 특징으로 하는 정전기 보호회로.
  21. 제 17 항에 있어서,
    상기 바이패스부는,
    일단이 전원전압단에 연결된 제1저항;
    상기 제1저항의 타단과 상기 데이터 출력패드 사이에 연결된 다수의 제1다이오드;
    일단이 상기 접지전압단에 연결된 제2저항; 및
    상기 제2저항의 타단과 상기 데이터 출력패드 사이에 연결된 다수의 제2다이오드
    를 포함하는 정전기 보호회로.
  22. 제 21 항에 있어서,
    상기 제어부는,
    상기 전원전압단과 상기 풀-업 드라이버 사이에 소스-드레인 경로가 형성되고, 게이트가 상기 제1저항과 다수의 제1다이오드의 접속단에 연결되는 PMOS 트랜지스터인 정전기 보호회로.
  23. 제 22 항에 있어서,
    상기 제어부는,
    상기 접지전압단과 상기 풀-다운 드라이버 사이에 소스-드레인 경로가 형성되고, 게이트가 상기 제2저항과 다수의 제2다이오드의 접속단에 연결되는 NMOS 트랜지스터인 정전기 보호회로.
  24. 제 21 항에 있어서,
    상기 제어부는,
    상기 전원전압단과 상기 풀-업 드라이버 사이에 소스-드레인 경로가 형성되고, 게이트가 상기 제2저항과 다수의 제2다이오드의 접속단에 연결되는 NMOS 트랜지스터인 정전기 보호회로.
  25. 제 24 항에 있어서,
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    상기 접지전압단과 상기 풀-다운 드라이버 사이에 소스-드레인 경로가 형성되고, 게이트가 상기 제1저항과 다수의 제1다이오드의 접속단에 연결되는 PMOS 트랜지스터인 정전기 보호회로.
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